JPH05204870A - 並列計算装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の計算素子相互間の信号の送受のための
錯綜した配線を排除すると共に、バスネックも発生しな
い並列計算装置の提供を目的とする。 【構成】 複数の計算素子１それぞれに、４段階以上で
８，16…段階の電圧信号を送受し得る通信部13を備え、
４以上の電圧レベルのそれぞれを複数ビットの２値化信
号にて表される多値化信号の各値に対応させることによ
り、複数ビットの２値化信号を、たとえば通信部13が８
段階の電圧信号を送受し得る場合には３ビットの２値化
信号にて表される８進数の各値を１本の信号線にて１サ
イクルで、16段階の電圧信号を送受し得る場合には４ビ
ットの２値化信号にて表される16進数の各値を１本の信
号線にて１サイクルで・・・というように、１本の信号
線にて信号の送受を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の計算素子が並列
動作する並列計算装置に関し、特にその各計算素子相互
間の信号の送受のための錯綜した配線数を削減する共
に、バスネック等の処理効率の低下を招来する要因を排
除した並列計算装置に関する。

【０００２】

【従来の技術】複数の計算素子を配列して並列に動作さ
せる従来の並列計算装置では、１チップ内に複数の計算
素子を配置する場合も、また１チップに構成された計算
素子複数を基板上に配置する場合のいずれも従来は、そ
れぞれが２値信号のみを伝送する信号線にて各計算素子
間を接続している。

【０００３】たとえば、図１は複数の計算素子1, 1…を
共有の通信路２にて相互に接続した従来の並列計算装置
の各構成要素間の接続状態を示すブロック図である。な
お、通信路２は各計算素子1, 1…の処理ビット数に対応
して8, 16, 32, 64 …というように通常は２の累乗本数
で構成される。

【０００４】図２は従来の通信路２により伝送される信
号の一例を示すグラフである。従来の通信路２では、た
とえば0V〜5Vの信号を使用し、0.8V以下の信号レベルを
信号”０”として、また2.4V以上の信号レベルを信号”
１”としてそれぞれ認識するような閾値が定められた２
値化信号が用いられている。

【０００５】このような複数の計算素子1, 1…の接続を
行った場合には、いずれかの計算素子１が他のいずれか
の計算素子１との間で信号の送受を行っている間は、そ
の信号の送受に関係していない計算素子１は通信路２を
使用して信号の送受を行うことが出来ず、処理効率が低
下するといういわゆる通信路ネック（バスネック）が生
じる。このため、複数の計算素子1, 1…が並列配置され
ているにも拘わらず、それぞれの計算素子1, 1…を有効
に機能させることが出来ない。

【０００６】図３は上述のようなバスネックを解消する
一手法としての網状通信路を有する従来の並列計算装置
の計算素子1, 1…の接続状態を示すブロック図である。
この網状通信路は、各計算素子1, 1…それぞれが相互間
に信号の送受可能なように通信路２が接続されている。
しかし、このような網状通信路では、計算素子1, 1…の
数が増加するに伴ってそれぞれの計算素子1, 1…に接続
される信号線が増加し、また通信網が複雑化するため、
ある程度以上に計算素子1, 1…の数が達すると現実の製
作は不可能になる。

【０００７】

【発明が解決しようとする課題】以上のような従来の並
列計算装置においては、複数の計算素子相互間を専用の
信号線で接続する際に、それらの信号線が錯綜して現実
の製作には不向きであったり、また共用の信号線で接続
する場合にはバスネックが生じて処理効率が低下する等
の問題がある。

【０００８】本発明はこのような従来の並列計算装置が
有する問題点の解決を目的としてなされたものであり、
複数の計算素子相互間の信号の送受のための錯綜した配
線を排除すると共に、バスネックも発生しない並列計算
装置の提供を目的とする。

【０００９】

【課題を解決するための手段】本発明の並列計算装置
は、複数の計算素子を備えた並列計算装置であって、複
数の計算素子それぞれに、ｍ段階（但し、ｍは４以上の
２のｎ乗数）以上のレベルの電圧信号を送受し得る通信
手段を備えている。

【００１０】

【作用】本発明の光通信並列計算装置では、ｍ段階の電
圧レベルのそれぞれをｎビットの２値化信号のにて表さ
れるｍ進数の各値に対応させることにより、複数ビット
の２値化信号を、たとえば通信手段が８段階の電圧信号
を送受し得る場合には３ビットの２値化信号を１本の信
号線にて、１６種類の信号を送受し得る場合には４ビッ
トの２値化信号を１本の信号線にてというように、１本
の信号線にて複数ビットの２値化信号を送受する。

【００１１】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図４は本発明の並列計算装置の構成の一
実施例を示すブロック図である。

【００１２】図４に示されている実施例では計算素子１
は４個が備えられている。それぞれの計算素子１は、計
算素子としての本来の計算機能を有する計算部12と、こ
れと素子内伝送路14にて接続された通信部13とで構成さ
れている。そして、それぞれの計算素子１の素子内伝送
路14が素子間通信路２にて相互に接続されている。

【００１３】ところで、本発明の並列計算装置ではその
計算部12と計算素子１３との間を接続する素子内伝送路
14における信号伝送は前述の図２に示されている場合と
同様にそれぞれが１ビットの２値化信号を伝送する８本
の信号線にて信号伝送が行われが、通信部13相互間の信
号伝送は異なる手法により行われる。具体的には、各通
信部13は駆動電圧16Ｖにて動作し、図５に示されている
ように、16Ｖの電圧を第０から第１５までの16レベルに
分割して信号伝送を行う。即ち、16レベルの電圧信号の
第０レベルから第15レベルがそれぞれ16進数の”０”か
ら”Ｆ”に対応付けられており、４ビットの２値化信号
にて表される16進数の各値を１本の信号線にて伝送す
る。

【００１４】そして、計算部12と通信部13との間で素子
内伝送路14の８本の信号線により送受される８ビットの
信号を伝送するために各素子内伝送路14間は相互に２本
の信号線にて構成される素子間通信路２にて接続されて
いる。

【００１５】各通信部13相互間の信号伝送は具体的には
図５に示されているような状態で行われる。即ち、16Ｖ
の電圧を１Ｖ間隔の閾値レベルで分割し、０Ｖ側から順
に信号レベル0, 1, ２…15に割り当てる。そして、たと
えば16ビットの２値化信号”０００１００１１０１１１
１１１１”の各４ビットにてそれぞれ表される４個の16
進数データ”１”，”３”，”７”，”Ｆ”を送信する
場合を考える。

【００１６】従来ではこのような信号は前述のようにそ
れぞれが１ビットの２値化信号を送受する信号線をビッ
ト数だけ用意して並列送信するか、あるいは１本の信号
線を用いてクロック同期によりシリアルに送信するかの
いずれかの手法が一般的である。従って、１本の信号線
によりシリアル送信する場合、従来は図６(a) に示され
ているように、16ビットの２値化信号を各１サイクルに
て１ビットずつ送信し、計16サイクルの時間で送信して
いた。

【００１７】しかし本発明の並列計算装置では、４ビッ
トの２値化信号にて表される16進数の各値をそれぞれ16
段階の電圧信号に対応付けて１本の信号線にて送信す
る。従って、図７に示されているように、本発明の並列
計算装置では４ビットの２値化信号”０００１”にて表
される16進数の値”１”が信号レベル１に、４ビットの
２値化信号”００１１”にて表される16進数の値”３”
が信号レベル３に、４ビットの２値化信号”０１１１”
にて表される16進数の値”７”が信号レベル７に、４ビ
ットの２値化信号”１１１１”にて表される16進数の
値”Ｆ”が信号レベル15にそれぞれ対応付けられ、それ
ぞれが１サイクルにて送信される。

【００１８】このため、図６に示されている従来のシリ
アル送信によれば16ビットの２値化信号を16サイクルに
て送信してが、本発明の並列計算装置では４サイクルに
て送信することが可能になる。

【００１９】このようにしてある計算素子１の通信部13
から素子間通信路２の２本の信号線に出力された信号は
それを受信した計算素子１の通信部13にて電圧レベルが
検出され、その計算部12に接続されている素子内伝送路
14の対応する８本の信号線へ出力される。

【００２０】以上のように、本実施例では計算素子１内
の計算部12と通信部13との間の素子内伝送路14は８本の
信号線が必要であるが、各計算素子１の素子内伝送路14
相互間を接続するするための素子間通信路２は２本の信
号線で構成することが出来る。

【００２１】上述の実施例では計算部12と通信部13とが
同一の計算素子１内に実装されているが、計算部12と通
信部13とを異なる素子に分離して実装することも可能で
ある。図８はそのような実施例を示すブロック図である

【００２２】図８において、参照符号１は前述の実施例
同様に計算素子であり、本実施例でも４個が備えられて
いる。参照符号10は通信素子であり、上述の４個の計算
素子1, 1…それぞれに対応して４個の通信部13が設けら
れている。各計算素子１とそれに対応する通信部13との
間は本実施例では４本の信号線にて構成される素子間通
信路20にて相互に接続されている。

【００２３】各通信部13は上述の実施例と同様に、計算
素子１との間で４本の信号線にて送受される４ビットの
信号を８レベルの信号に変換して１本の信号線で送受す
る。従って、各通信部13相互間はそれぞれ１本の信号線
にて接続されている他、各通信部13から通信素子10の外
部へ信号を出力するための外部ポートが設けられてい
る。このため、各通信部13にはそれぞれが８レベルの信
号を送受する４本の信号線が接続されている。

【００２４】

【発明の効果】以上に詳述した如く、本発明の並列計算
装置によれば、計算素子相互間の信号の送受のための通
信路を構成する信号線の数を削減し、且つ信号送受に要
する時間を短縮することが可能になるので、たとえば従
来に比してより多数の計算素子を配列した並列計算装置
を実現することが可能になり、また計算処理の高速化に
寄与し、更に従来必要であった２値化信号のパラレル／
シリアル変換のための回路及びシリアル／パラレル変換
のための回路が不要になるので、ハードウェア量が削減
される。

【図面の簡単な説明】

【図１】複数の計算素子を共有の通信路にて相互に接続
した従来の並列計算装置の各構成要素間の接続状態を示
すブロック図である。

【図２】従来の並列計算装置の通信路により伝送される
信号の一例を示すグラフである。

【図３】バスネックを解消する一手法としての網状通信
路を有する従来の並列計算装置の計算素子の接続状態を
示すブロック図である。

【図４】本発明の並列計算装置の構成の一実施例を示す
ブロック図である。

【図５】本発明の並列計算装置の通信路により伝送され
る信号の一例を示すグラフである。

【図６】従来のシリアル信号送信の状態を示す模式図で
ある。

【図７】本発明の信号送信の状態を示す模式図である。

【図８】本発明の並列計算装置の他の実施例の構成の一
実施例を示すブロック図である。

【符号の説明】

１ 計算素子 ２ 通信路 13 通信部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の計算素子を備えた並列計算装置に
   おいて、 前記複数の計算素子それぞれに、ｍ（ｍ＝２ⁿ ：但しｎ
   は２以上の自然数）段階の電圧レベルの信号を送受し得
   る通信手段を備え、 前記ｍ段階の電圧レベルのそれぞれをｎビットの２値化
   信号にて表されるｍ進数の各値に対応させることによ
   り、複数ビットの２値化信号を１信号線にて送受すべく
   なしてあることを特徴とする並列計算装置。