JPH05204684A - 指令パリティ検査機能を有するシステム - Google Patents

Abstract

(57)【要約】 【目的】 ホストから光ディスク装置の如き周辺装置へ
伝送される指令の一貫性を維持する。 【構成】 指令制御ブロック（ＣＣＢ）３０におけるバ
イトのパリティを表わす第１のビットを生成する論理回
路がホスト１１に設けられる。受取ったＣＣＢにおける
バイトのパリティを表わす第２のビットを生成する論理
回路が光ディスク装置のコントローラ１０に設けられ
る。第１および第２のビットの比較が一致すれば、光デ
ィスク装置における指令の実行を許容する。ホストは、
取付けられた装置の能力に従ってパリティ・ビット機能
をオンまたはオフすることが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム・インターフ
ェースを介してホストに接続された光ディスク装置に関
し、特にインターフェース上およびコントローラ内部の
指令伝送の一貫性を改善する手段に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】異な
る製造者により製造された装置の接続を可能にするた
め、米国規格協会（ＡＮＳＩ）は周辺装置を小型コンピ
ュータとインターフェースするための小型コンピュータ
・システム・インターフェース（ＳＣＳＩ）規格を含む
諸規格を制定した。しかし、周辺装置に対するコントロ
ーラ内部では多くの規格が未だ制定されていない。光デ
ィスク装置の如き周辺装置は、所定のコントローラ機能
を提供するため異なる製造者からの多岐にわたる構成要
素を使用するコントローラをしばしば有する。例えば、
光ディスク・コントローラは、１つの製造者により製造
されたマイクロプロセッサと、別の製造者により製造さ
れた光ディスク・コントローラと、更に他の製造者によ
り製造されたエラー検査のためのエンコーダ／デコーダ
とを有する。その結果、コントローラ内部の多数の構成
要素が色々なインターフェース特性および色々なレベル
の一貫性検査を有することになる。このような状況は、
指令の伝送中に生じ、システム内部のハードウエア検査
回路によっては検出されないことがある。この問題をハ
ードウエア・レベルで解決するには、一貫性を改善する
ため種々の構成要素供給者の伝送プロトコルおよびエラ
ー検査間の標準化を必要とし、またある場合には、パリ
ティ検査ハードウエアあるいは巡回冗長検査（ＣＲＣ）
ハードウエアの付設を必要としよう。このような標準化
なくしては、１つの構成要素が別の構成要素と通信する
時に１つの指令バイトからあるビットが喪失し得る。別
のビットを生成する発生ノイズの可能性もまた存在す
る。その結果、不必要な結果を与える不適正な指令が実
行されるおそれがある。

【０００３】本発明は、新しい規格の遵守を必要とする
ことなく指令の伝送プロセスの一貫性を改善する手段を
提供することにより、受入れ得るレベルまで指令の一貫
性のレベルを引上げるため意図される。

【０００４】本発明はまた、本発明の改善された指令の
一貫性のための手段を持たない現在あるシステムおよび
周辺装置がそれらの正常な状態で機能を継続し得るよう
に、改善された指令伝送の一貫性を留保する手段の提供
を特徴とする。

【０００５】米国特許第４，８４３，５４４号および同
第４，９６５，８０１号は、ＳＣＳＩコントローラに関
する。前者の特許は、光ディスクの記憶域に出入りする
ＳＣＳＩバスからのデータの転送を論述している。転送
には２つのバッファが使用され、このバッファ・ハード
ウエアは明らかにパリティ検査能力を有する。後者の特
許は、全てのコントローラ構成要素を１つの集積回路に
内蔵するものである。

【０００６】

【課題を解決するための手段】本発明は、ホストにおい
て指令ブロックに対してパリティ・ビットを付加するこ
と、および指令ブロックをコントローラのメモリに記憶
した後、その指令ブロックのパリティの検査を行うこと
により、伝送に関わる多くの構成要素における正しい指
令ブロックの伝送および記憶を有効に確認することを意
図したものである。

【０００７】ホスト・プロセッサは、これが小型コンピ
ュータであれ、あるいはシステム３７０コンピュータの
如き大型システムであれ、指令ブロックにおけるバイト
にわたりパリティを逐次蓄積することによりパリティ・
ビットを生成する。これは、生成されたパリティ・ビッ
トを指令ブロックの一義的な場所に置き、この指令ブロ
ックを目標の装置に伝送するためＩ／Ｏインターフェー
スへ送る。目標コントローラは、この指令ブロックを受
取って記憶し、パリティ・ビットを再現して、これを伝
送されたパリティ・ビットと比較する。もし等しけれ
ば、処理は正常に継続する。もし等しくなければ、通常
伝送の再試行を含むエラー回復手順が呼出される。

【０００８】指令制御ブロックのパリティ検査は、周辺
装置において得られる選択を行う指令を使用することに
よりホスト・プロセッサによって起動される。このよう
に、パリティ検査能力が起動されなければ、ホストはパ
リティ生成能力を持たない目標コントローラとインター
フェースを取ることができる。起動は、適当なフラッグ
をセットすることにより行われる。

【０００９】

【実施例】図１は、周辺装置、本例ではＳＣＳＩバス１
２上のホスト・プロセッサ１１と接続された光ディスク
・ドライブ２３に対するコントローラ１０を示す。コン
トローラ１０は、目標インターフェース・論理回路１３
と、光ディスク・コントローラ１４と、マイクロプロセ
ッサ１５とを含む。読出し専用メモリー（ＲＯＭ）１６
およびランダム・アクセス・メモリー（ＲＡＭ）１７
は、マイクロプロセッサ１５と関連付けられている。ラ
ン・レングス（走行長）制限（ＲＬＬ）回路１８が、デ
ータをドライブ２３に関して出し入れする。バッファ１
９は、データに対する記憶域を提供し、誤り訂正コード
（ＥＣＣ）論理回路２０は、バッファ１９に含まれるデ
ータに対する訂正を行う。光ディスク２４は、データを
ディスクに関して書込み読出しを行うためドライブ２３
にロードされる。

【００１０】マイクロプロセッサ１５は、コントローラ
に対するシステム管理者である。このマイクロプロセッ
サは、光ディスク・コントローラ１４およびドライブ・
インターフェースを制御する。これは、ＳＣＳＩ指令を
解釈して、光ディスク・コントローラによりＥＣＣ論理
回路２０を監視する。ディスク・コントローラ１４は、
ＥＣＣコード化／復号およびデータ・バッファリング・
プロセスを制御する。ＲＯＭ１６は、ディスク・コント
ローラ１４に対する局部制御記憶域を提供し、ＲＡＭ１
７は、マイクロプロセッサ１５に対して作業記憶域を提
供する。インターフェース・論理回路１３は、バス１２
によりホスト・プロセッサから指令およびデータを受取
る。ＳＣＳＩ始動プログラムは、ＳＣＳＩ規格に従って
ホストと周辺装置との間で指令およびデータの授受を行
うホストＩ／Ｏ機能である。

【００１１】指令制御ブロック３０は、ホスト・プロセ
ッサにより生成されてバス１２上をコントローラ１０へ
送られる。ＳＣＳＩバス１２はパリティにより保護され
るが、他のホストと装置間のバスはハードウエア・パリ
ティ検査により保護されたり、保護されなかったりす
る。また、ホスト・プロセッサおよびＳＣＳＩ開始プロ
グラムに対して内部のバスはパリティ保護を持たないこ
とがある。従って、一般的な場合における目標インター
フェース・論理回路１３における指令制御ブロックを含
むレジスタは、正確な指令を含む場合と含まない場合と
がある。これらの指令は、インターフェース・論理回路
１３からＲＡＭ１７へ送られる。マイクロプロセッサ１
５は、指令制御ブロックに含まれる指令を処理してデー
タをバッファ１９に出し入れするようにディスク２４に
関して書込ませあるいはこれから読出させ、またバッフ
ァ１９から再びホスト１１に戻すようインターフェース
・論理回路１３およびバス１２に対して書込ませあるい
は読出させる。

【００１２】特定の指令において１ビットを拾いあるい
は１ビットを捨てる可能性は、コントローラ１０、バス
１２またはホスト１１のパリティ検査能力に応じて、こ
れらデバイスの枠組内に存在する。更に、コントローラ
１０内では、指令データが目的インターフェース・論理
回路１３からバス１２へ、コントローラ１４へ、次いで
コントローラ１４からバス２２へ、最後にＲＡＭ１７へ
送られる時、指令の一貫性は失われることがあるが、こ
れはこれら構成要素の一部または全てがハードウエア・
エラー検出能力により保護されていないことがあるため
である。

【００１３】これら指令の一貫性を保護するため、本発
明は、指令制御ブロック３０がホスト１１内に構成され
る時、この指令制御ブロック内部の選択された一義的な
場所にパリティ・ビットを付加するホストのプロセスを
提供する。一旦コントローラへの指令の伝送が完了する
と、指令制御ブロックはＲＡＭ１７に常駐する。パリテ
ィ・ビットを生成するため使用されるホストにおいて行
われる同じプロセスが、その時ＲＡＭ１７に常駐する指
令制御ブロックに含まれる指令情報に対するパリティを
生成するためマイクロプロセッサ１５により実行され
る。次いで、マイクロプロセッサ１５によって生成され
たパリティ・ビットがホスト１１から送られるパリティ
と等しいかどうかを判定するため比較が行われる。この
パリティが一致するならば、この伝送は正しいものとさ
れて、指令は正常に実行することができる。しかし、こ
のパリティが一致しなければ、再びホスト・プロセッサ
１１から指令制御ブロック３０を得るように再試行が開
始される。数回の再試行の後、永久エラーが通報され
る。

【００１４】コントローラ１０による指令ブロック・パ
リティ検査を可能にするため、ホストにより送られた指
令制御ブロック（ＣＣＢ）の内容についてパリティ検査
が装置により行われるべき旨信号するため、「モード選
択」指令の如き指令が装置へ送られる。モード選択ビッ
トがセットされなければ、コントローラによるパリティ
検査は行われない。このように、コントローラ１０にお
けるパリティ検査機能のない装置がホストからの伝送時
に使用され得る。このため、ホストおよび本発明のパリ
ティ検査能力を持ちあるいは持たない装置がバス１２上
に混在し得る。

【００１５】指令制御ブロックは、長さが６、１０ある
いは１２バイトであり得る。指令制御ブロックの内容に
ついてパリティを生成するホストのプロセスが、最終バ
イトを除くか、あるいは必要に応じてベンダ固有のビッ
トであるビット＃７を除いて最終バイトを含む制御ブロ
ックの全内容について前記パリティを確立する。このパ
リティ・プロセスの結果は、ビット＃７の最終バイトに
格納される。制御ブロックの最終バイトのビット７に格
納されるパリティ・ビットを生成するため、ホスト・プ
ロセスは、制御ブロックのバイト０の８つのビットと制
御ブロックのバイト１の対応する８つのビットとの排他
的ＯＲ（ＸＯＲ）で始まるマシン動作を生じる。「対応
ビット」とは、バイト０のビット０がバイト１のビット
０と排他的にＯＲされてビット０の結果を生じることを
意味する。バイト０のビット１は、バイト１のビット１
と排他的にＯＲされてビット１の結果を生じ、このよう
に全ての８ビットについて行われて８ビットの結果を生
じるまで続く。次に、ホストは結果の８ビットと制御ブ
ロックのバイト２の対応する８つのビットとのＸＯＲを
実行し、制御ブロックのバイト３の対応する８つのビッ
トについてこの結果を実行し、、、これが制御ブロック
の最終バイトの前のバイト（Ｎ−１）次まで続く。制御
ブロックのバイト０乃至（Ｎ−１）の排他的ＯＲの結果
は、中間の８ビット・バイトとして記憶される。この中
間バイトの８ビットは、１つのパリティ・ビットに到達
するまでビット０乃至７について一緒に排他的ＯＲされ
る。即ち、ビット０はビット１とＸＯＲされて１ビット
の結果を生じ、これはビット２とＸＯＲされて１ビット
の結果を生じ、これはビット３とＸＯＲされ、、、１つ
のパリティ・ビットが生じるまで続く。このパリティ・
ビットは、制御ブロックの最終バイトのビット７に格納
される（ビット７の選択は、他の選択を排除しないがこ
れが「ベンダ固有のビット」として指定されるため、Ｓ
ＣＳＩフォーマットにおける選好された構成である）。

【００１６】パリティ・ビットの生成においてビット７
以外の最終バイトの７ビットを含むことが要求されるな
らば、中間バイトはビット７がゼロにセットされた最終
バイトと排他的ＯＲされる。その結果は新しい中間バイ
トであり、そのビットが共に排他的ＯＲされて１つのビ
ットを得、これが最終バイトのビット７に格納される。

【００１７】次に、指令制御ブロックは、開始プログラ
ムにより目標コントローラへ送られて、目標インターフ
ェース・論理回路１３に記憶される。マイクロプロセッ
サ１５における目標マイクロコードが、ディスク・コン
トローラを介してインターフェース・論理回路１３の指
令レジスタの読出しを行い、この指令をマイクロプロセ
ッサの作業記憶ＲＡＭ１７に記憶する。

【００１８】次に、マイクロプロセッサ１５、または選
好されればコントローラの論理要素が、ホスト・プロセ
ッサで実行されたのと同じ排他的ＯＲを用いてパリティ
・ビットを再生成する。これは、ＲＡＭ１７に置かれた
指令制御ブロックの内容をアクセスすることにより行わ
れる。その結果は、指令制御ブロックに含まれて送られ
た最終バイトのビット７におけるパリティ・ビットと比
較されるパリティ・ビットである。

【００１９】上記の動作における比較が成功するなら
ば、指令制御ブロックの正常な処理を続けることを許容
するコントローラのプロセスが続く。しかし、この比較
が成功しなければ、指令の実行が禁止され、エラー回復
手順が呼出されて指令をホストから再送させる。指令が
パリティ保護されたホストで生成され、パリティ保護さ
れたバス上に送られるならば、エラーの再送が繰返され
る可能性は低い。しかし、繰返されるエラーは保護され
ないコントローラ１０から結果として生じ得る。従っ
て、このような場合に繰返されたエラーが生じるなら
ば、問題は保護されないドライブ・コントローラ１０に
隔離される。ホストおよびバスがハードウエア・パリテ
ィで保護されなければ、エラーは隔離されない。

【００２０】図２は、ホスト・プロセッサ１１に常駐
し、ホストに付属する周辺装置がパリティ検査能力を持
つか持たないかを判定するために使用される初期化ルー
チンを示している。ステップ１００において、ホスト
は、付属する周辺装置からこれらの能力を知るために
「モード検出」指令を生じる。ステップ１０１におい
て、装置から戻された検出情報が調べられて、この装置
がパリティ検査が可能かどうかを判定する。もしそうで
あれば、ステップ１０２において、パリティ検査ビット
がこの装置に関するモード選択パラメータ・ページの１
にセットされる。ステップ１０３において、能力ビット
が１にセットされ、生成ビットが１にセットされる。こ
の装置がステップ１０１において見出される如きパリテ
ィの処理ができなければ、ステップ１０４およびステッ
プ１０５へ分岐し、ここで能力ビットおよびパリティ・
ビットがその特定の装置に関してゼロにセットされる。
最後に、ステップ１０６において、バスに付属する全て
の装置が検査されたかどうかについて問合せが行われ
る。もしこれらが検査されなかったならば、バスに付属
する他の装置を検査するステップ１０１へ戻る分岐が行
われる。一旦全ての装置が検査されると、初期化ルーチ
ンの残りのものへの戻りが行われる。

【００２１】図２に示される初期化ルーチンの完了後
に、ホストの装置は初期化と関連する他の全ての機能を
継続し、最後に初期化プロセスの終りに向かって図３に
示されるフローチャートに入り、このフローチャートの
目的はステップ１１０においてホストがドライブにおい
て得られるオプションを選択すること、例えば、あるド
ライブで得られるオプションの１つは本発明の方法に従
ってパリティを調べることを許容する指令を生じること
である。パリティ検査能力を有する装置では、ステップ
１１０で発されるこの装置に対するモード選択指令は、
この装置にそのパリティ検査能力を行使するよう指令す
ることができる。これは、この装置にモード選択パラメ
ータ・ページにおける適当なパリティ検査ビットを送る
ことにより行われる。このプロセスは、ステップ１１１
に示される如きバス上の各装置に対して継続され、次い
で初期化の完了への戻りが行われる。

【００２２】モード選択指令がＳＣＳＩ指令セットのア
ーチファクトであり、ステップ１１０で与えられる指令
のタイプの例示であることに注意すべきである。もし別
のタイプの標準インターフェースが使用されるならば、
このインターフェースに対する指令セットからの適当な
指令が使用されることになる。

【００２３】ホストにおける１つのプログラムの処理
中、データの幾つかのブロックを外部の記憶装置、即ち
光ディスク装置に書込むよう書込み命令が発される。こ
のような場合、ホストに常駐するＩ／Ｏルーチンは、書
込み指令に対する指令制御ブロックを用意する。この制
御ブロックは１２バイトのデータを含む。バイト０は指
令自体を指し、バイト１は特定の装置に書込まれる第１
のブロックのアドレスを指し、バイト２は書込まれるブ
ロック数を指し、、、などである。もし１つのパリティ
・ビットが書込み指令が向けられるべき装置に対して本
発明により生成されるならば、パリティ・ビットを生成
する呼出しがＩ／Ｏルーチンにより発される。この呼出
しは、図４に示されるマシン動作を使用する。ステップ
１２０において、指定された装置に対する生成ビットが
検査される。この生成ビットが１にセットされたなら
ば、ステップ１２１が実行されてＩ／Ｏルーチンにより
用意された指令制御ブロックを局部記憶域に記憶する。
ステップ１２２、１２３において、先に述べた排他的Ｏ
Ｒプロセスが実行される。ステップ１２２において、バ
イト０の各ビットがバイト１における対応するビットに
より排他的ＯＲされる。その結果は、バイト２における
対応するビットと排他的ＯＲされる。その結果は、バイ
ト３における対応するビットと排他的ＯＲされ、、、こ
れが最終バイトを除いて指令制御ブロックにおける全て
のバイトが処理されるまで続く。一旦中間結果がステッ
プ１２３で得られると、この中間結果のビットは相互に
排他的ＯＲされて、指令制御ブロックのパリティを表わ
す１または０の１つのビットを生じる。次に、このビッ
トは最終バイトのビット７に記憶される。ビット７はＳ
ＣＳＩ規格において「ベンダ固有」ビットとされること
に注意すべきである。最後に、ステップ１２４におい
て、Ｉ／Ｏルーチンへ戻って修正されたＣＣＢへ再び進
む。

【００２４】Ｉ／Ｏルーチンは、正常な方法でその機能
を実行し続け、最後に指令制御ブロックを指示された装
置へ送ることになる。図５において、ステップ１３０で
は、光ディスク・コントローラ（ＯＤＣ）が指令制御ブ
ロックをＲＡＭ１７に入れる。このルーチンは図６に示
され、これにおいてステップ１４０でパリティ検査ビッ
トが検査されてホストにより１にセットされたかどうか
を判定する。もしそうであれば、ステップ１４１におい
て、指令制御ブロックがマイクロプロセッサ１５におけ
る局部記憶域に送られ、ホストで行われた同じ排他的Ｏ
Ｒプロセスがステップ１４２、１４３において指令制御
ブロックについて行われる。ステップ１４４において、
生成パリティ・ビットが最終バイトにおけるビット７で
ある最終ビットと比較される。これらが等しければ、図
５に示されるプロセスへ戻りエラーがないことの表示を
行う。これらビットが等しくなければ、戻りが行われて
エラー表示を行う。

【００２５】図５において、パリティ検査ルーチンから
の戻りがステップ１３２で行われ、エラーが通報された
かどうかを判定するためステップ１３３で照合が行われ
る。エラーがなければ、指令制御ブロックにおける指令
がステップ１３４に示される如く実行される。しかし、
エラーが通報されたならば、ステップ１３５においてエ
ラー状態がホストに対して通報される。次いで、ホスト
は再試行手順を開始し、あるいは表示されるどんな動作
でも行うことになる。

【００２６】図７は、パリティ・ビットの生成時に指令
制御ブロックのバイトＮを含むことが望ましいならば使
用し得るマシン動作の変更例を示している。必要に応じ
て、図７に示されるステップ１６０〜１６３が図４のス
テップ１２２、１２３に代わり、また図６のステップ１
４２、１４３を置換する。

【００２７】図７に示されるパリティ生成動作を実施す
るため、ステップ１６０においてバイト０のビットがバ
イト１の対応するビットと排他的ＯＲされ、その結果が
バイト２の対応するビットと排他的ＯＲされ、その結果
がバイト３と排他的ＯＲされ、、、これがバイト（Ｎ−
１）まで続く。ステップ１６１において、ＣＣＢのパリ
ティを表示するため使用されるビットであるバイトＮの
ビット７がゼロにセットされる。その後、ステップ１６
２において、ステップ１６０の結果がバイトＮの対応す
るビットにより排他的ＯＲされて中間バイトを得る。ス
テップ１６２において、中間バイトのビットが排他的Ｏ
Ｒされて、ＣＣＢのパリティを表わす１つのビットを生
じる。図７のマシン動作が図４のステップ１２２、１２
３を置換するように行われるならば、結果として得るパ
リティ・ビットがステップ１２３Ａに示される如くバイ
トＮのビット７に格納される。図７のマシン動作が図６
のステップ１４２、１４３を置換するようにコントロー
ラ１０で行われるならば、結果として得るビットがステ
ップ１４４に示される如く伝送されたパリティ・ビット
と比較される。

【００２８】本発明についてはＳＣＳＩアーキテクチャ
により説明したが、本発明ではどんなタイプのコンピュ
ータまたはインターフェース・システムでも使用するこ
とが可能である。

【００２９】

【発明の効果】指令がホストから周辺装置へ送られる
時、指令の一貫性が維持される。

【図面の簡単な説明】

【図１】本発明を使用する典型的な小型コンピュータ・
システム・インターフェース（ＳＣＳＩ）コントローラ
を示すブロック図である。

【図２】本発明を起動するためホストにおけるルーチン
の初期化の各部分を示す図である。

【図３】本発明を起動するためホストにおけるルーチン
の初期化の各部分を示す図である。

【図４】本発明によるホスト用パリティ生成論理回路を
示す図である。

【図５】光ディスク装置におけるパリティ検査論理回路
および本装置における指令処理を示す図である。

【図６】光ディスク装置におけるパリティ検査論理回路
および本装置における指令処理を示す図である。

【図７】パリティ生成論理回路における変更のためのマ
シン動作を示す図である。

【符号の説明】

１０ コントローラ １１ ホスト・プロセッサ １２ ＳＣＳＩバス １３ 目的インターフェース・論理回路 １４ 光ディスク・コントローラ １５ マイクロプロセッサ １６ 読出し専用メモリー（ＲＯＭ） １７ ランダム・アクセス・メモリー（ＲＡＭ） １８ ラン・レングス（走行長）制限（ＲＬＬ）回路 １９ バッファ ２０ 誤り訂正コード（ＥＣＣ）論理回路 ２２ バス ２３ 光ディスク・ドライブ ２４ 光ディスク ３０ 指令制御ブロック（ＣＣＢ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロドニー・ジェロメ・ミーンズ アメリカ合衆国85715 アリゾナ州ツーソ ン、カレ・サーカ 6988イー番地

Claims (10)

【特許請求の範囲】
1. 【請求項１】システム・インターフェースを介してホス
   トに接続された光ディスク装置を含み、該光ディスク装
   置に対して与えられる各指令毎に指令制御ブロックを生
   じる手段をホスト内部に含むシステムにおいて、 前記ホスト内部に配置されて、前記指令制御ブロックの
   パリティを表わす第１のビットを生成する論理回路を有
   する第１のパリティ生成手段とし、 前記指令制御ブロックおよび前記第１のビットを前記光
   ディスク装置に対して伝送する手段と、 前記光ディスク装置内部に配置されて、前記指令制御ブ
   ロックのパリティを表す第２のビットを生成する論理回
   路を有する第２のパリティ生成手段と、 前記光ディスク装置内部に配置され、前記指令制御ブロ
   ックのパリティを表わす前記第１および第２のビットを
   比較し、等しければ前記指令制御ブロックにおけるエラ
   ーがないことを表示する信号を生じる比較手段とを設け
   てなることを特徴とするシステム。
2. 【請求項２】前記第１のパリティ生成手段が、前記指令
   制御ブロックにおける第１のバイトの各ビットと、ベン
   ダ固有ビットを除く他のバイトの各対応ビットについて
   排他的ＯＲ演算を実行して中間バイトを生じる排他的Ｏ
   Ｒ論理回路と、前記中間バイトの複数のビットについて
   順次排他的ＯＲ演算を実行して前記指令制御ブロックの
   パリティを表わす前記第１のビットを生じる排他的ＯＲ
   論理回路とを含むことを特徴とする請求項１記載のシス
   テム。
3. 【請求項３】前記第２のパリティ生成手段が、前記第１
   のパリティ生成手段内部に含まれる排他的ＯＲ論理回路
   と同等の構成により前記指令制御ブロックのパリティを
   表わす前記第２のビットを生じる排他的ＯＲ論理回路を
   含むことを特徴とする請求項２記載のシステム。
4. 【請求項４】前記第１のパリティ生成手段が、前記指令
   制御ブロックにおける第１のバイトの各ビットと、最終
   バイトを除く他のバイトの各対応ビットについて排他的
   ＯＲ演算を行い中間バイトを生じる排他的ＯＲ論理回路
   と、前記中間バイトの複数のビットについて順次排他的
   ＯＲ演算を行い指令制御ブロックのパリティを表わす前
   記第１のビットを生じる排他的ＯＲ論理回路とを含む請
   求項１記載のシステム。
5. 【請求項５】前記ホストが前記第２のパリティ生成手段
   を有しない光ディスク装置ならびに前記第２のパリティ
   生成手段を有する光ディスク装置とのインターフェース
   を成功裏に取り得るように、前記ホスト内部に配置され
   て前記第１および第２のパリティ生成手段を付勢しある
   いは消勢する手段を更に設けることを特徴とする請求項
   １記載のシステム。
6. 【請求項６】指令制御ブロック及び該指令制御ブロック
   のパリティを表わす第１のビットをホストから受取るコ
   ントローラを含む光ディスク装置において、 受取った指令制御ブロックのパリティを表わす第２のビ
   ットを生成する論理回路を有するパリティ生成手段と、 前記指令制御ブロックのパリティを表わす前記第２のビ
   ットを前記第１のビットと比較する比較手段とを設けた
   ことを特徴とする光ディスク装置。
7. 【請求項７】ホスト装置から周辺装置に対する指令伝送
   の一貫性を改善する方法において、 指令制御ブロックのパリティを表わす第１のビットをホ
   ストにおいて生成し、 前記指令制御ブロックおよび前記第１のビットを前記光
   ディスク装置へ伝送し、 前記第１のビットを生成するため前記ホストで使用した
   生成プロセスと同等のプロセスを用いて、受取った指令
   制御ブロックのパリティを表わす第２のビットを前記光
   ディスク装置において生成し、 前記第１のビットを前記第２のビットと比較するマシン
   実行ステップを含むことを特徴とする方法。
8. 【請求項８】前記第１のビットを生成するステップが、
   前記指令制御ブロックにおける第１のバイトの各ビット
   と、ベンダ固有ビットを除く他のバイトの対応する各ビ
   ットについて排他的ＯＲ演算を行い中間バイトを生じる
   ステップと、前記中間バイトの複数のビットについて順
   次排他的ＯＲ演算を行い前記指令制御ブロックのパリテ
   ィを表わす前記第１のビットを生じるステップとを含む
   ことを特徴とする請求項７記載の方法。
9. 【請求項９】前記第１のビットを生成する前記ステップ
   が、前記指令制御ブロックにおける第１のバイトの各ビ
   ットと、最終バイトを除く他のバイトの対応する各ビッ
   トについて排他的ＯＲ演算を行い中間バイトを生じるス
   テップと、前記中間バイトの複数のビットについて順次
   排他的ＯＲ演算を行い前記指令制御ブロックのパリティ
   を表わす前記第１のビットを生じるステップとを含むこ
   とを特徴とする請求項７記載の方法。
10. 【請求項１０】前記ホストが前記第２のビットを生成す
    る前記ステップを行う能力を持つ光ディスク装置と成功
    裏にインターフェースを取り得るように、前記ホストに
    取付けられた光ディスク装置の能力に従って前記第１の
    ビットを生成するステップを実行したり、前記ホスト
    が、前記第２のビットを生成する前記ステップを行う能
    力のない光ディスク装置と成功裏にインターフェースを
    取り得るように、前記第１のビットを生成するステップ
    を実行しなかったりすることを特徴とする請求項７記載
    の方法。