JPH0519985B2 - - Google Patents
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- JPH0519985B2 JPH0519985B2 JP61087834A JP8783486A JPH0519985B2 JP H0519985 B2 JPH0519985 B2 JP H0519985B2 JP 61087834 A JP61087834 A JP 61087834A JP 8783486 A JP8783486 A JP 8783486A JP H0519985 B2 JPH0519985 B2 JP H0519985B2
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- 239000000463 material Substances 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000003780 insertion Methods 0.000 claims description 21
- 230000037431 insertion Effects 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 19
- 238000005476 soldering Methods 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910000906 Bronze Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000010974 bronze Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- -1 phosphor bronze Chemical class 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多数の接続端子を有してプリント配
線基板の表面に実装される表面実装用パツケージ
に関するものであり、所謂パツドグリツドアレイ
型パツケージに関するものである。
線基板の表面に実装される表面実装用パツケージ
に関するものであり、所謂パツドグリツドアレイ
型パツケージに関するものである。
（従来の技術）
半導体素子を搭載しているパツケージ（以下単
にパツケージという）は、所定の導体回路を形成
したプリント配線基板に対して接続され、これに
よつて当該パツケージ上の半導体素子を、プリン
ト配線基板上の他の電子部品や他のパツケージ上
の半導体素子と電気的に接続するために使用され
るものである。
にパツケージという）は、所定の導体回路を形成
したプリント配線基板に対して接続され、これに
よつて当該パツケージ上の半導体素子を、プリン
ト配線基板上の他の電子部品や他のパツケージ上
の半導体素子と電気的に接続するために使用され
るものである。
この種のパツケージをプリント配線基板に対し
て接続する形態には種々なものがあるが、その代
表的な例は、プリント配線基板上に形成した導体
回路表面にパツケージの接続端子を直接半田付け
するものと、プリント配線基板側に形成したスル
ーホールにパツケージの接続端子を挿入してこれ
を半田付けするものとの二種類がある。前者の例
としては所謂チツプキヤリア及びフラツトパツケ
ージなどが知られており、また後者の例としては
デユアルインラインパツケージ（以下単にDIPと
略称する）及びピングリツドアレイパツケージ
（以下単にPGAと略称する）が知られている。こ
れらのパツケージの内、現在ではDIP形式のもの
が最も一般的に使用されている。
て接続する形態には種々なものがあるが、その代
表的な例は、プリント配線基板上に形成した導体
回路表面にパツケージの接続端子を直接半田付け
するものと、プリント配線基板側に形成したスル
ーホールにパツケージの接続端子を挿入してこれ
を半田付けするものとの二種類がある。前者の例
としては所謂チツプキヤリア及びフラツトパツケ
ージなどが知られており、また後者の例としては
デユアルインラインパツケージ（以下単にDIPと
略称する）及びピングリツドアレイパツケージ
（以下単にPGAと略称する）が知られている。こ
れらのパツケージの内、現在ではDIP形式のもの
が最も一般的に使用されている。
しかしながら、近年の半導体素子はその高集積
化が高度に進み、これに伴なつてこの種の半導体
素子を搭載するためのパツケージについても、多
数の入出力端子が必要とされるようになつてきて
いる。この要求に対応するパツケージとしては、
第７図に示したようなチツプキヤリア、あるいは
第８図に示したようなフラツトパツケージがあ
る。これらのパツケージは、上述したDIP形式の
パツケージと比較して入出力端子を多く配置でき
るようになつてはいるが、それでも必要な入出力
端子の数が200以上のものになると、プリント配
線基板に対する実装密度が低下する。これらのパ
ツケージは、半導体素子を搭載した基材の外周に
しか入出力端子を配列できないからである。この
ような入出力端子の数が200以上のものとなつた
場合には、第９図に示したようなPGAが適して
いる。
化が高度に進み、これに伴なつてこの種の半導体
素子を搭載するためのパツケージについても、多
数の入出力端子が必要とされるようになつてきて
いる。この要求に対応するパツケージとしては、
第７図に示したようなチツプキヤリア、あるいは
第８図に示したようなフラツトパツケージがあ
る。これらのパツケージは、上述したDIP形式の
パツケージと比較して入出力端子を多く配置でき
るようになつてはいるが、それでも必要な入出力
端子の数が200以上のものになると、プリント配
線基板に対する実装密度が低下する。これらのパ
ツケージは、半導体素子を搭載した基材の外周に
しか入出力端子を配列できないからである。この
ような入出力端子の数が200以上のものとなつた
場合には、第９図に示したようなPGAが適して
いる。
ところが、このようなPGAは、これが実装さ
れるべきプリント配線基板側に、パツケージ側の
多数の導体ピンが挿入されるべき多数のスルーホ
ールを有していることが条件となるため、当該プ
リント配線基板側に多大なスルーホール加工を施
さなければならないだけでなく、当該プリント配
線基板側の実装密度が多数のスルーホールの分だ
け低くなる。
れるべきプリント配線基板側に、パツケージ側の
多数の導体ピンが挿入されるべき多数のスルーホ
ールを有していることが条件となるため、当該プ
リント配線基板側に多大なスルーホール加工を施
さなければならないだけでなく、当該プリント配
線基板側の実装密度が多数のスルーホールの分だ
け低くなる。
このような問題と、上述したような半導体素子
自体の高密度化に伴なつて、プリント配線基板の
表面に形成した導体回路に電子部品を直接接続す
る表面実装方式が増加してきている。この表面実
装方式は、プリント配線基板側に電子部品側の接
続端子を挿入するための穴（スルーホール）を設
ける必要がなく、現在の技術によつて微細なパタ
ーン（導体回路）を形成できるため、効率的な配
線が可能となるものである。このため、この表面
実装方式は、電子部品に限らず、多数の入出力端
子を有するパツケージについても今後応用されて
いく方向にある。
自体の高密度化に伴なつて、プリント配線基板の
表面に形成した導体回路に電子部品を直接接続す
る表面実装方式が増加してきている。この表面実
装方式は、プリント配線基板側に電子部品側の接
続端子を挿入するための穴（スルーホール）を設
ける必要がなく、現在の技術によつて微細なパタ
ーン（導体回路）を形成できるため、効率的な配
線が可能となるものである。このため、この表面
実装方式は、電子部品に限らず、多数の入出力端
子を有するパツケージについても今後応用されて
いく方向にある。
従来、このような多数の入出力端子を有してプ
リント配線基板の表面に実装される表面実装用パ
ツケージとして、上記のPGAからピンを取り除
いた、所謂パツドグリツドアレイ型パツケージが
提案されている。このようなパツドグリツドアレ
イ型パツケージには、セラミツクス基板の半田バ
ンプを介してプリント配線基板と接続するもの
や、スプリング状のピンを取付けてこのピンをプ
リント配線基板に接合するもの等がある。
リント配線基板の表面に実装される表面実装用パ
ツケージとして、上記のPGAからピンを取り除
いた、所謂パツドグリツドアレイ型パツケージが
提案されている。このようなパツドグリツドアレ
イ型パツケージには、セラミツクス基板の半田バ
ンプを介してプリント配線基板と接続するもの
や、スプリング状のピンを取付けてこのピンをプ
リント配線基板に接合するもの等がある。
しかしながら、このような表面実装用パツケー
ジは、パツケージ材料とこれが実装されるプリン
ト配線基板側の材料との物理的・電気的特性が一
致していることが必要であり、例えばセラミツク
スパツケージを通常のプラスチツクスからなるプ
リント配線基板に直接実装することは信頼性の面
で問題があるのである。すなわち、セラミツクス
パツケージとプラスチツクス基板の熱膨張率の差
により、上記の半田バンプやスプリング状のピン
の接合部分にクラツクが生じる欠点があつたので
ある。また、この場合のセラミツクス材料とプラ
スチツクス材料のもつ誘電率の差が、パツケージ
上の半導体素子の演算処理の高速化を妨げる原因
となつているのである。さらに、プリント配線基
板上に形成された表面素子取付け用パターンとパ
ツケージに設けられた半田接合用パターンとは、
極めて高い精度で形成して整合させなければなら
ない。特に、セラミツクスは焼成時の収縮が大き
いため、セラミツクスによつて形成したパツケー
ジとプリント配線基板との整合を達成しようとす
る場合、非常に困難であつたのである。
ジは、パツケージ材料とこれが実装されるプリン
ト配線基板側の材料との物理的・電気的特性が一
致していることが必要であり、例えばセラミツク
スパツケージを通常のプラスチツクスからなるプ
リント配線基板に直接実装することは信頼性の面
で問題があるのである。すなわち、セラミツクス
パツケージとプラスチツクス基板の熱膨張率の差
により、上記の半田バンプやスプリング状のピン
の接合部分にクラツクが生じる欠点があつたので
ある。また、この場合のセラミツクス材料とプラ
スチツクス材料のもつ誘電率の差が、パツケージ
上の半導体素子の演算処理の高速化を妨げる原因
となつているのである。さらに、プリント配線基
板上に形成された表面素子取付け用パターンとパ
ツケージに設けられた半田接合用パターンとは、
極めて高い精度で形成して整合させなければなら
ない。特に、セラミツクスは焼成時の収縮が大き
いため、セラミツクスによつて形成したパツケー
ジとプリント配線基板との整合を達成しようとす
る場合、非常に困難であつたのである。
本発明者は、これら従来の技術のもつ欠点を解
決し、さらに安価な表面実装用パツケージ基板を
完成すべく、鋭意研究を重ねてきたのである。
決し、さらに安価な表面実装用パツケージ基板を
完成すべく、鋭意研究を重ねてきたのである。
（発明が解決しようとする問題点）
本発明は以上のような実状に鑑みてなされたも
ので、その解決しようとする問題点は、プリント
配線基板上に表面実装されるパツケージのプリン
ト配線基板に対する熱膨張率の差や誘電率の差に
よつて生じる物理的障害であり、また製造コスト
の高騰である。
ので、その解決しようとする問題点は、プリント
配線基板上に表面実装されるパツケージのプリン
ト配線基板に対する熱膨張率の差や誘電率の差に
よつて生じる物理的障害であり、また製造コスト
の高騰である。
そして、本発明の目的とするところは、プリン
ト配線基板上に直接実装されるものとして、プリ
ント配線基板の物理的特性に影響を受けることな
く簡単かつ確実に表面実装することができ、かつ
従来の技術をそのまま適用することができて安価
に提供することのできる表面実装用パツケージを
提供することにある。
ト配線基板上に直接実装されるものとして、プリ
ント配線基板の物理的特性に影響を受けることな
く簡単かつ確実に表面実装することができ、かつ
従来の技術をそのまま適用することができて安価
に提供することのできる表面実装用パツケージを
提供することにある。
（問題点を解決するための手段）
以上の問題点を解決するために本発明が採つた
手段は、実施例に対応する第１図〜第６図を参照
して説明すると、 「半導体素子１４を搭載してプリント配線基板
２０上に実装され、このプリント配線基板２０と
同一または類似する材料によつて形成した基材１
１と、この基材１１の所定位置に設けたスルーホ
ール１２と、このスルーホール１２内に挿入され
る半田接合用のピン１３とを有する表面実装用パ
ツケージ１０であつて、 半田接合用のピン１３を、基材１１のスルーホ
ール１２に挿入される挿入部１３ｃと、先端がプ
リント配線基板２０上の導体回路２２の接合部２
２ａに面接合される支柱部１３ｂとにより構成す
るとともに、この支持部１３ｂを挿入部１３ｃよ
り大径のものとして形成したことを特徴とする表
面実装用パツケージ１０」である。
手段は、実施例に対応する第１図〜第６図を参照
して説明すると、 「半導体素子１４を搭載してプリント配線基板
２０上に実装され、このプリント配線基板２０と
同一または類似する材料によつて形成した基材１
１と、この基材１１の所定位置に設けたスルーホ
ール１２と、このスルーホール１２内に挿入され
る半田接合用のピン１３とを有する表面実装用パ
ツケージ１０であつて、 半田接合用のピン１３を、基材１１のスルーホ
ール１２に挿入される挿入部１３ｃと、先端がプ
リント配線基板２０上の導体回路２２の接合部２
２ａに面接合される支柱部１３ｂとにより構成す
るとともに、この支持部１３ｂを挿入部１３ｃよ
り大径のものとして形成したことを特徴とする表
面実装用パツケージ１０」である。
すなわち、この表面実装用パツケージ１０は、
プリント配線基板２０と同一または類似する材料
によつて形成した基材１１を使用することによつ
て、この表面実装用パツケージ１０がプリント配
線基板２０と同様の物理的特性を有したものとす
るとともに、当該表面実装パツケージ１０が、プ
リント配線基板２０の表面に形成された導体回路
２２の接続部２２ａに対応しかつ半田接合される
接合面１３ａを有するピン１３を介してプリント
配線基板２０の表面に実装され得るようにしたも
のなのである。
プリント配線基板２０と同一または類似する材料
によつて形成した基材１１を使用することによつ
て、この表面実装用パツケージ１０がプリント配
線基板２０と同様の物理的特性を有したものとす
るとともに、当該表面実装パツケージ１０が、プ
リント配線基板２０の表面に形成された導体回路
２２の接続部２２ａに対応しかつ半田接合される
接合面１３ａを有するピン１３を介してプリント
配線基板２０の表面に実装され得るようにしたも
のなのである。
（発明の作用）
本発明が以上のような手段を採ることによつて
以下のような作用がある。
以下のような作用がある。
すなわち、この表面実装用パツケージ１０は、
プリント配線基板２０と同一または類似する材料
により形成した基材１１を使用することによつ
て、この表面実装用パツケージ１０がプリント配
線基板２０と同様の物理的特性、特に熱膨張率を
有したものとなつているのである。
プリント配線基板２０と同一または類似する材料
により形成した基材１１を使用することによつ
て、この表面実装用パツケージ１０がプリント配
線基板２０と同様の物理的特性、特に熱膨張率を
有したものとなつているのである。
また、本発明に係る表面実装用パツケージ１０
は、そのスルーホール１２内に一部を挿入した各
ピン１３によつてプリント配線基板２０に接続さ
れるから、当該表面実装用パツケージ１０は各ピ
ン１３の外に出ている分だけプリント配線基板２
０とは離れた状態で実装される。これにより、表
面実装用パツケージ１０の熱放散性は良好になつ
ている。そして、本発明に係る表面実装用パツケ
ージ１０は、プリント配線基板２０の表面に形成
された導体回路２２の接続部２２ａに対応した接
合面１３ａを有するピン１３を介してプリント配
線基板２０の表面に半田接合により実装されるか
ら、プリント配線基板２０としてはスルーホール
を有するものとする必要は全くないのである。
は、そのスルーホール１２内に一部を挿入した各
ピン１３によつてプリント配線基板２０に接続さ
れるから、当該表面実装用パツケージ１０は各ピ
ン１３の外に出ている分だけプリント配線基板２
０とは離れた状態で実装される。これにより、表
面実装用パツケージ１０の熱放散性は良好になつ
ている。そして、本発明に係る表面実装用パツケ
ージ１０は、プリント配線基板２０の表面に形成
された導体回路２２の接続部２２ａに対応した接
合面１３ａを有するピン１３を介してプリント配
線基板２０の表面に半田接合により実装されるか
ら、プリント配線基板２０としてはスルーホール
を有するものとする必要は全くないのである。
また、この種の表面実装用パツケージ１０は、
プリント配線基板２０上の導体回路２２の接合部
２２ａに「表面実装」形式によつて面接合される
ものであるが、この「表面実装」は、まずパツケ
ージ１０をプリント配線基板２０上の導体回路２
２の接合部２２ａ上に単に載置することから行わ
れる。この場合、各ピン１３によるパツケージ１
０の支持が均等になつていないと、表面実装用パ
ツケージ１０はプリント配線基板２０に対して傾
斜することになるが、本発明のピン１３において
は、「支持部１３ｂを挿入部１３ｃより大径のも
のとして形成し」てあるから、表面実装用パツケ
ージ１０のプリント配線基板２０に対する水平支
持が、次に説明するように確実になされる。
プリント配線基板２０上の導体回路２２の接合部
２２ａに「表面実装」形式によつて面接合される
ものであるが、この「表面実装」は、まずパツケ
ージ１０をプリント配線基板２０上の導体回路２
２の接合部２２ａ上に単に載置することから行わ
れる。この場合、各ピン１３によるパツケージ１
０の支持が均等になつていないと、表面実装用パ
ツケージ１０はプリント配線基板２０に対して傾
斜することになるが、本発明のピン１３において
は、「支持部１３ｂを挿入部１３ｃより大径のも
のとして形成し」てあるから、表面実装用パツケ
ージ１０のプリント配線基板２０に対する水平支
持が、次に説明するように確実になされる。
まず、第２図〜第４図に示したピン１３は、そ
の支持部１３ｂを挿入部１３ｃより大径のものと
して形成してあるとともに、支持部１３ｂと挿入
部１３ｃとの境界部に水平な段部を有しているか
ら、この段部によつて挿入部１３ｃは表面実装用
パツケージ１０側のスルーホール１２内に所定量
しか入らない。逆に言うと、表面実装用パツケー
ジ１０のプリント配線基板２０に対する支持が、
各ピン１３の支持部１３ｂの長さによつて規定さ
れる。各ピン１３の支持部１３ｂの長さは、それ
ぞれ一定になつているから、表面実装用パツケー
ジ１０はプリント配線基板２０に対して水平に支
持されることになる。
の支持部１３ｂを挿入部１３ｃより大径のものと
して形成してあるとともに、支持部１３ｂと挿入
部１３ｃとの境界部に水平な段部を有しているか
ら、この段部によつて挿入部１３ｃは表面実装用
パツケージ１０側のスルーホール１２内に所定量
しか入らない。逆に言うと、表面実装用パツケー
ジ１０のプリント配線基板２０に対する支持が、
各ピン１３の支持部１３ｂの長さによつて規定さ
れる。各ピン１３の支持部１３ｂの長さは、それ
ぞれ一定になつているから、表面実装用パツケー
ジ１０はプリント配線基板２０に対して水平に支
持されることになる。
一方、第５図に示したピン１３は、その支持部
１３ｂを挿入部１３ｃより大径のものとして形成
してありますとともに、支持部１３ｂと挿入部１
３ｃとの間が順次大径となるようになつているか
ら、この順次大径となつている部分によつて挿入
部１３ｃは表面実装用パツケージ１０側のスルー
ホール１２内に所定量嵌入し得る。つまり、もし
各ピン１３における支持部１３ｂ下に位置するこ
とになるプリント配線基板２０上の導体回路２２
の接合部２２ａに凹凸があつた場合でも、例えば
プリント配線基板２０上に載置した表面実装用パ
ツケージ１０を押圧することによつて、上記凹凸
を解消するように、各ピン１３の挿入部１３ｃが
スルーホール１２内に所定量嵌入されて、表面実
装用パツケージ１０はプリント配線基板２０に対
して水平に支持されることになる。
１３ｂを挿入部１３ｃより大径のものとして形成
してありますとともに、支持部１３ｂと挿入部１
３ｃとの間が順次大径となるようになつているか
ら、この順次大径となつている部分によつて挿入
部１３ｃは表面実装用パツケージ１０側のスルー
ホール１２内に所定量嵌入し得る。つまり、もし
各ピン１３における支持部１３ｂ下に位置するこ
とになるプリント配線基板２０上の導体回路２２
の接合部２２ａに凹凸があつた場合でも、例えば
プリント配線基板２０上に載置した表面実装用パ
ツケージ１０を押圧することによつて、上記凹凸
を解消するように、各ピン１３の挿入部１３ｃが
スルーホール１２内に所定量嵌入されて、表面実
装用パツケージ１０はプリント配線基板２０に対
して水平に支持されることになる。
（実施例）
次に、本発明を図面に示した具体的実施例に基
づいて詳細に説明すると、第１図には本発明に係
る表面実装用パツケージ１０の縦断面図が示して
ある。
づいて詳細に説明すると、第１図には本発明に係
る表面実装用パツケージ１０の縦断面図が示して
ある。
この表面実装用パツケージ１０は、基材１１
と、この基材１１に形成したスルーホール１２に
取付けられる複数のピン１３とを備えており、こ
の表面実装用パツケージ１０の基材１１上に搭載
した半導体素子１４は封止樹脂１５によつて封止
されている。
と、この基材１１に形成したスルーホール１２に
取付けられる複数のピン１３とを備えており、こ
の表面実装用パツケージ１０の基材１１上に搭載
した半導体素子１４は封止樹脂１５によつて封止
されている。
基材１１は、通常のプリント配線基板２０（一
般にはプラスチツクスを材料として構成されてい
る）と同じか類似の物理的特性、特に熱膨張率及
び誘電率を有する材料によつて形成されている。
このような材料としては、ガラスクロスとエポキ
シ樹脂あるいはポリイミド樹脂等との複合材料が
使用される。また、この基材１１には多数のスル
ーホール１２が形成してあり、これらの各スルー
ホール１２によつて基材１１の各半導体素子１４
が搭載される側の面とこれとは反対側の面との導
通が取られている。本実施例にあつては、各スル
ーホール１２内に無電解メツキあるいは電解メツ
キを施すことによつて基材１１の両側の導通を取
つたが、半導体素子１４が搭載される側に後述す
る各ピン１３を配置する場合には、このようなメ
ツキを各スルーホール１２内に施さなくてもよ
い。勿論、各スルーホール１２に対しては半導体
素子１４の端子との導通が各ボンデイングワイヤ
１６によつて取られており、当該半導体素子１４
及びボンデイングワイヤ１６の全体はこれを覆蓋
する封止樹脂１５によつて上述したように封止し
てある。
般にはプラスチツクスを材料として構成されてい
る）と同じか類似の物理的特性、特に熱膨張率及
び誘電率を有する材料によつて形成されている。
このような材料としては、ガラスクロスとエポキ
シ樹脂あるいはポリイミド樹脂等との複合材料が
使用される。また、この基材１１には多数のスル
ーホール１２が形成してあり、これらの各スルー
ホール１２によつて基材１１の各半導体素子１４
が搭載される側の面とこれとは反対側の面との導
通が取られている。本実施例にあつては、各スル
ーホール１２内に無電解メツキあるいは電解メツ
キを施すことによつて基材１１の両側の導通を取
つたが、半導体素子１４が搭載される側に後述す
る各ピン１３を配置する場合には、このようなメ
ツキを各スルーホール１２内に施さなくてもよ
い。勿論、各スルーホール１２に対しては半導体
素子１４の端子との導通が各ボンデイングワイヤ
１６によつて取られており、当該半導体素子１４
及びボンデイングワイヤ１６の全体はこれを覆蓋
する封止樹脂１５によつて上述したように封止し
てある。
各ピン１３は、表面実装用パツケージ１０側と
プリント配線基板２０側との導通を果さなければ
ならないから、導電性の金属によつて形成してあ
る。このような金属としては、銅、鉄、またはこ
れら金属の合金組成物、例えばリン青銅、コバー
ル、42アロイ等がよい。また、各ピン１３は、第
２図に示したように、基本的には基材１１側の各
スルーホール１２に挿入されるための挿入部１３
ｃと、この挿入部１３ｃより大径の支柱部１３ｂ
からなつており、この支柱部１３ｂの図示下側面
が接合面１３ａとなつているのである。なお、こ
れら各ピン１３の基材１１に対する位置は基材１
１に形成されるスルーホール１２の位置によつて
規定されるが、各スルーホール１２の基材１１に
対する位置は通常2.54mmを単位とする格子状の交
点によつて設定される。従つて、各ピン１３の位
置精度はスルーホール１２の位置精度によつて決
められるため、50μm以内の精度が可能である。
プリント配線基板２０側との導通を果さなければ
ならないから、導電性の金属によつて形成してあ
る。このような金属としては、銅、鉄、またはこ
れら金属の合金組成物、例えばリン青銅、コバー
ル、42アロイ等がよい。また、各ピン１３は、第
２図に示したように、基本的には基材１１側の各
スルーホール１２に挿入されるための挿入部１３
ｃと、この挿入部１３ｃより大径の支柱部１３ｂ
からなつており、この支柱部１３ｂの図示下側面
が接合面１３ａとなつているのである。なお、こ
れら各ピン１３の基材１１に対する位置は基材１
１に形成されるスルーホール１２の位置によつて
規定されるが、各スルーホール１２の基材１１に
対する位置は通常2.54mmを単位とする格子状の交
点によつて設定される。従つて、各ピン１３の位
置精度はスルーホール１２の位置精度によつて決
められるため、50μm以内の精度が可能である。
これら各ピン１３の接合面１３ａは、プリント
配線基板２０上に形成されている導体回路２２の
接続部２２ａに対応するもので、この接合面１３
ａをプリント配線基板２０側の導体回路２２の接
続部２２ａに対向させたとき、この接続部２２ａ
に比較的大きな面で接触し得る程度の大きさとし
てある。
配線基板２０上に形成されている導体回路２２の
接続部２２ａに対応するもので、この接合面１３
ａをプリント配線基板２０側の導体回路２２の接
続部２２ａに対向させたとき、この接続部２２ａ
に比較的大きな面で接触し得る程度の大きさとし
てある。
この各ピン１３の接合面１３ａがプリント配線
基板２０上に形成されている導体回路２２の接続
部２２ａに対応するとは、従来のピングリツドア
レイのピンとは異なつて、プリント配線基板２０
側のスルーホールに挿入する必要を無くするため
に、プリント配線基板２０側の導体回路２２の接
続部２２ａに表面的に接触し得るものであればよ
いということである。従つて、これら各ピン１３
の接合面１３ａは、第２図及び第３図に示したよ
うに、プリント配線基板２０側の導体回路２２の
接続部２２ａと同様に平面形状として対応させて
もよい。この本実施例における接合面１３ａの具
体的な大きさについては、各ピン１３の支柱部１
３ｂの径を0.4mm〜1.5mmとすることが好ましい。
また、このピン１３の接合面１３ａがプリント配
線基板２０側のスルーホール２１上に直接接続さ
れる場合は、第４図に示したようなスルーホール
２１に対応した形状の面として形成してもよいの
である。さらに、例えば第５図に示したように、
各ピン１３の支柱部１３ｂを図示下方にいくに従
つて順次大径となるように形成して、スルーホー
ル１２に挿入されるための挿入部１３ｃより大径
となるように実施してもよいのである。
基板２０上に形成されている導体回路２２の接続
部２２ａに対応するとは、従来のピングリツドア
レイのピンとは異なつて、プリント配線基板２０
側のスルーホールに挿入する必要を無くするため
に、プリント配線基板２０側の導体回路２２の接
続部２２ａに表面的に接触し得るものであればよ
いということである。従つて、これら各ピン１３
の接合面１３ａは、第２図及び第３図に示したよ
うに、プリント配線基板２０側の導体回路２２の
接続部２２ａと同様に平面形状として対応させて
もよい。この本実施例における接合面１３ａの具
体的な大きさについては、各ピン１３の支柱部１
３ｂの径を0.4mm〜1.5mmとすることが好ましい。
また、このピン１３の接合面１３ａがプリント配
線基板２０側のスルーホール２１上に直接接続さ
れる場合は、第４図に示したようなスルーホール
２１に対応した形状の面として形成してもよいの
である。さらに、例えば第５図に示したように、
各ピン１３の支柱部１３ｂを図示下方にいくに従
つて順次大径となるように形成して、スルーホー
ル１２に挿入されるための挿入部１３ｃより大径
となるように実施してもよいのである。
以上のように構成した各ピン１３は、当該表面
実装用パツケージ１０をプリント配線基板２０に
実装するに際して、その各接合面１３ａをプリン
ト配線基板２０上の接続部２２ａに対応させて配
置され、第６図に示したように、このピン１３の
周囲の半田３０による接合を行なうことによつ
て、当該表面実装用パツケージ１０をプリント配
線基板２０に実装するのである。なお、この第６
図は、当該表面実装用パツケージ１０をプリント
配線基板２０に実装した場合、表面実装用パツケ
ージ１０に搭載してある半導体素子１４がプリン
ト配線基板２０の方に下向く所謂フエイスダウン
タイプの場合を例示したものであり、各ピン１３
が半導体素子１４の搭載面と同じ側の面にある場
合を示したものである。これに対して、上記の第
２図の場合は、各ピン１３が半導体素子１４の搭
載面と反対側の面にある場合、所謂フエイスアツ
プの場合を示している。
実装用パツケージ１０をプリント配線基板２０に
実装するに際して、その各接合面１３ａをプリン
ト配線基板２０上の接続部２２ａに対応させて配
置され、第６図に示したように、このピン１３の
周囲の半田３０による接合を行なうことによつ
て、当該表面実装用パツケージ１０をプリント配
線基板２０に実装するのである。なお、この第６
図は、当該表面実装用パツケージ１０をプリント
配線基板２０に実装した場合、表面実装用パツケ
ージ１０に搭載してある半導体素子１４がプリン
ト配線基板２０の方に下向く所謂フエイスダウン
タイプの場合を例示したものであり、各ピン１３
が半導体素子１４の搭載面と同じ側の面にある場
合を示したものである。これに対して、上記の第
２図の場合は、各ピン１３が半導体素子１４の搭
載面と反対側の面にある場合、所謂フエイスアツ
プの場合を示している。
また、各ピン１３の支柱部１３ｂの長さは、次
の理由によつて重要なものとなつている。まず、
第６図に示したように、当該表面実装用パツケー
ジ１０をプリント配線基板２０に半田接合によつ
て実装した場合、そのフラツクスやフラツクス残
渣を除去するのに必要かつ十分な空間Ｒを形成す
るために、各ピン１３の支柱部１３ｂは所定の長
さを有することが必要である。また、各ピン１３
と半導体素子１４が基材１１の同一側面にある場
合に、基材１１上にて半導体素子１４を封止して
いる封止樹脂１５の突出部分が各ピン１３とプリ
ント配線基板２０との半田接合を妨げないように
するのに十分な長さを有する必要があるのであ
る。従つて、本実施例におけるピン１３の支柱部
１３ｂの長さは、0.5mm〜３mmであることが好ま
しい。
の理由によつて重要なものとなつている。まず、
第６図に示したように、当該表面実装用パツケー
ジ１０をプリント配線基板２０に半田接合によつ
て実装した場合、そのフラツクスやフラツクス残
渣を除去するのに必要かつ十分な空間Ｒを形成す
るために、各ピン１３の支柱部１３ｂは所定の長
さを有することが必要である。また、各ピン１３
と半導体素子１４が基材１１の同一側面にある場
合に、基材１１上にて半導体素子１４を封止して
いる封止樹脂１５の突出部分が各ピン１３とプリ
ント配線基板２０との半田接合を妨げないように
するのに十分な長さを有する必要があるのであ
る。従つて、本実施例におけるピン１３の支柱部
１３ｂの長さは、0.5mm〜３mmであることが好ま
しい。
（発明の効果）
以上詳述した通り、本発明にあつては、上記実
施例にて例示した如く、 「半導体素子１４を搭載してプリント配線基板
２０上に実装され、このプリント配線基板２０と
同一または類似する材料によつて形成した基材１
１と、この基材１１の所定位置に設けたスルーホ
ール１２と、このスルーホール１２内に挿入され
る半田接合用のピン１３とを有する表面実装用パ
ツケージ１０であつて、 半田接合用のピン１３を、基材１１のスルーホ
ール１２に挿入される挿入部１３ｃと、先端がプ
リント配線基板２０上の導体回路２２の接合部２
２ａに面接合される支柱部１３ｂとにより構成す
るとともに、この支持部１３ｂを挿入部１３ｃよ
り大径のものとして形成したこと」 にその特徴があり、これにより、プリント配線基
板上に表面実装されるパツケージのプリント配線
基板に対する熱膨張率の差や誘電率の差によつて
生じる破損等の物理的障害を解決して、プリント
配線基板の物理的特性に影響を受けることなく簡
単に表面実装することができ、かつ従来の技術を
そのまま適用することができて安価な表面実装用
パツケージを提供することができるのである。
施例にて例示した如く、 「半導体素子１４を搭載してプリント配線基板
２０上に実装され、このプリント配線基板２０と
同一または類似する材料によつて形成した基材１
１と、この基材１１の所定位置に設けたスルーホ
ール１２と、このスルーホール１２内に挿入され
る半田接合用のピン１３とを有する表面実装用パ
ツケージ１０であつて、 半田接合用のピン１３を、基材１１のスルーホ
ール１２に挿入される挿入部１３ｃと、先端がプ
リント配線基板２０上の導体回路２２の接合部２
２ａに面接合される支柱部１３ｂとにより構成す
るとともに、この支持部１３ｂを挿入部１３ｃよ
り大径のものとして形成したこと」 にその特徴があり、これにより、プリント配線基
板上に表面実装されるパツケージのプリント配線
基板に対する熱膨張率の差や誘電率の差によつて
生じる破損等の物理的障害を解決して、プリント
配線基板の物理的特性に影響を受けることなく簡
単に表面実装することができ、かつ従来の技術を
そのまま適用することができて安価な表面実装用
パツケージを提供することができるのである。
すなわち、本発明に係る表面実装用パツケージ
１０は、プリント配線基板２０と熱膨張率が略同
じで、かつ電気的特性や寸法精度が高いため、そ
の設計自由度が高い。また、表面実装用パツケー
ジ１０を構成している各ピン１３については、そ
の支柱部１３ｂや挿入部１３ｃの径及び長さを自
由に変えることができるため、このピン１３自体
の設計自由度が高い。つまり、第３図から第５図
に示したように、ピンの挿入部１３ｃを支柱部１
３ｂに比べて小径としたから、従来のプラスチツ
クピングリツドアレイでは達成できなかつた各種
の顕著な効果、すなわち、本願の表面実装用パツ
ケージに形成するピン挿入用のスルーホール１２
を非常に小さくでき、パツケージのコンパクト
化、パツケージ上の配線収容性の拡大、更に半導
体素子等の電子部品収容性の拡大を達成すること
ができる。
１０は、プリント配線基板２０と熱膨張率が略同
じで、かつ電気的特性や寸法精度が高いため、そ
の設計自由度が高い。また、表面実装用パツケー
ジ１０を構成している各ピン１３については、そ
の支柱部１３ｂや挿入部１３ｃの径及び長さを自
由に変えることができるため、このピン１３自体
の設計自由度が高い。つまり、第３図から第５図
に示したように、ピンの挿入部１３ｃを支柱部１
３ｂに比べて小径としたから、従来のプラスチツ
クピングリツドアレイでは達成できなかつた各種
の顕著な効果、すなわち、本願の表面実装用パツ
ケージに形成するピン挿入用のスルーホール１２
を非常に小さくでき、パツケージのコンパクト
化、パツケージ上の配線収容性の拡大、更に半導
体素子等の電子部品収容性の拡大を達成すること
ができる。
しかも、各ピン１３の接合面１３ａは、プリン
ト配線基板２０側の導体回路２２の接続部２２ａ
に対応するもので十分であるから、当該表面実装
用パツケージ１０全体として見ると、その製造工
程を簡単にすることができ、従来の装置をそのま
ま使用することができる。すなわち、従来のプラ
スチツクピングリツドアレイが育ててきたプリン
ト配線基板のスルーホールにピンを挿入固着する
という技術を、この種の表面実装用（パツドグリ
ツドアレイ型）パツケージにそのまま使用するこ
とができるのである。従つて、本発明に係る表面
実装用パツケージ１０は量産性に富むとともに、
極めて安価に提供することができるのである。
ト配線基板２０側の導体回路２２の接続部２２ａ
に対応するもので十分であるから、当該表面実装
用パツケージ１０全体として見ると、その製造工
程を簡単にすることができ、従来の装置をそのま
ま使用することができる。すなわち、従来のプラ
スチツクピングリツドアレイが育ててきたプリン
ト配線基板のスルーホールにピンを挿入固着する
という技術を、この種の表面実装用（パツドグリ
ツドアレイ型）パツケージにそのまま使用するこ
とができるのである。従つて、本発明に係る表面
実装用パツケージ１０は量産性に富むとともに、
極めて安価に提供することができるのである。
また、各ピン１３の接合面１３ａはプリント配
線基板２０側の導体回路２２の接続部２２ａに対
応すればよいのであるから、この接合面１３ａが
接続部２２ａと完全に一致する必要はなく、これ
を自由に設計することができることは勿論のこ
と、表面実装用パツケージ１０のプリント配線基
板２０に対する実装作業を極めて簡単に行なうこ
とができるのである。そして、基材１１に対する
半導体素子１４の搭載の前または後に各ピン１３
を溶融半田に浸漬し、このピン１３とプリント配
線基板２０側の接続部２２ａとを半田接合するこ
とにより表面実装用パツケージ１０とプリント配
線基板２０との接合を完全に行なうことができ、
表面実装用パツケージ１０自体を信頼性の高いも
のとすることができる。
線基板２０側の導体回路２２の接続部２２ａに対
応すればよいのであるから、この接合面１３ａが
接続部２２ａと完全に一致する必要はなく、これ
を自由に設計することができることは勿論のこ
と、表面実装用パツケージ１０のプリント配線基
板２０に対する実装作業を極めて簡単に行なうこ
とができるのである。そして、基材１１に対する
半導体素子１４の搭載の前または後に各ピン１３
を溶融半田に浸漬し、このピン１３とプリント配
線基板２０側の接続部２２ａとを半田接合するこ
とにより表面実装用パツケージ１０とプリント配
線基板２０との接合を完全に行なうことができ、
表面実装用パツケージ１０自体を信頼性の高いも
のとすることができる。
そして、この表面実装用パツケージ１０におい
ては、その半田接合用のピン１３を、基材１１の
スルーホール１２に挿入される挿入部１３ｃと、
先端がプリント配線基板２０上の導体回路２２の
接合部２２ａに面接合される支柱部１３ｂとによ
り構成するとともに、この支持部１３ｂを挿入部
１３ｃより大径のものとして形成したから、プリ
ント配線基板２０に対する各ピン１３による支持
が、プリント配線基板２０に対して完全に水平状
態となるように行われて、表面実装を確実に行う
ことができる。
ては、その半田接合用のピン１３を、基材１１の
スルーホール１２に挿入される挿入部１３ｃと、
先端がプリント配線基板２０上の導体回路２２の
接合部２２ａに面接合される支柱部１３ｂとによ
り構成するとともに、この支持部１３ｂを挿入部
１３ｃより大径のものとして形成したから、プリ
ント配線基板２０に対する各ピン１３による支持
が、プリント配線基板２０に対して完全に水平状
態となるように行われて、表面実装を確実に行う
ことができる。
第１図は本発明に係る表面実装用パツケージの
縦断面図、第２図はピンの拡大斜視図、第３図は
ピンをプリント配線基板側の接続部に対向させた
状態を示す部分拡大縦断面図、第４図及び第５図
はピンの他の実施例を示す第３図にそれぞれ対応
した部分拡大縦断面図である。また、第６図は、
本発明に係る表面実装用パツケージをプリント配
線基板に実装した場合であり、所謂フエイスダウ
ンタイプのものを示す縦断面図である。さらに、
第７図〜第９図は従来のパツケージをそれぞれを
示す縦断面図であり、第７図はリードレスチツプ
キヤリアの場合、第８図はフラツトパツケージの
場合、第９図はピングリツドアレイの場合を示し
ている。 符号の説明、１０……表面実装用パツケージ、
１１……基材、１２……スルーホール、１３……
ピン、１３ａ……接合面、１３ｂ……支柱部、１
３ｃ……挿入部、１４……半導体素子、２０……
プリント配線基板、２１……スルーホール、２２
……導体回路、２２ａ……接続部、３０……半
田、Ｒ……空間。
縦断面図、第２図はピンの拡大斜視図、第３図は
ピンをプリント配線基板側の接続部に対向させた
状態を示す部分拡大縦断面図、第４図及び第５図
はピンの他の実施例を示す第３図にそれぞれ対応
した部分拡大縦断面図である。また、第６図は、
本発明に係る表面実装用パツケージをプリント配
線基板に実装した場合であり、所謂フエイスダウ
ンタイプのものを示す縦断面図である。さらに、
第７図〜第９図は従来のパツケージをそれぞれを
示す縦断面図であり、第７図はリードレスチツプ
キヤリアの場合、第８図はフラツトパツケージの
場合、第９図はピングリツドアレイの場合を示し
ている。 符号の説明、１０……表面実装用パツケージ、
１１……基材、１２……スルーホール、１３……
ピン、１３ａ……接合面、１３ｂ……支柱部、１
３ｃ……挿入部、１４……半導体素子、２０……
プリント配線基板、２１……スルーホール、２２
……導体回路、２２ａ……接続部、３０……半
田、Ｒ……空間。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子を搭載してプリント配線基板上に
実装され、このプリント配線基板と同一または類
似する材料によつて形成した基材と、この基材の
所定位置に設けたスルーホールと、このスルーホ
ール内に挿入される半田接合用のピンとを有する
表面実装用パツケージであつて、 前記半田接合用のピンを、前記基材のスルーホ
ールに挿入される挿入部と、先端が前記プリント
配線基板上の導体回路の接合部に面接合される支
柱部とにより構成するとともに、この支持部を前
記挿入部より大径のものとして形成したことを特
徴とする表面実装用パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087834A JPS62244156A (ja) | 1986-04-16 | 1986-04-16 | 表面実装用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087834A JPS62244156A (ja) | 1986-04-16 | 1986-04-16 | 表面実装用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62244156A JPS62244156A (ja) | 1987-10-24 |
| JPH0519985B2 true JPH0519985B2 (ja) | 1993-03-18 |
Family
ID=13925960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087834A Granted JPS62244156A (ja) | 1986-04-16 | 1986-04-16 | 表面実装用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62244156A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10275966A (ja) * | 1997-01-30 | 1998-10-13 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
| EP1009205B1 (en) | 1997-06-06 | 2008-09-03 | Ibiden Co., Ltd. | Single-sided circuit board and method for manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607752A (ja) * | 1983-06-27 | 1985-01-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875566U (ja) * | 1971-12-20 | 1973-09-19 |
-
1986
- 1986-04-16 JP JP61087834A patent/JPS62244156A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607752A (ja) * | 1983-06-27 | 1985-01-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62244156A (ja) | 1987-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |