JPH05199280A - データ送出制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 連続する数ビットの同じ送出パターン設定を
省略し、連続送出回数の補数設定をすることにより、同
じ送出パターン設定するメモリ使用容量を減らし、より
多くのデータを送出する。 【構成】 データ送出回数カウンタ５はデータ連続送出
回数をカウントし、送出データバッファ６は次の送出デ
ータを一時的に蓄える。制御信号発生回路７はメモリ１
のメモリ内容をデータ送出回数カウンタ５と送出データ
バッファ６に読み込ませる。メモリ１に連続送出するデ
ータの回数の補数値を蓄え、データ送出回数カウンタ５
に前記データを送り、データ送出回数カウンタ５からキ
ャリー信号２１が発生するまでの間は、メモリ１からデ
ータを読み込まず、送出データバッファ６からデータシ
フト回路４へ次の送出データを発生することにより、連
続送出するデータの書き込みを省略する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリを使用し、連
続する数ビットの同じパターンを多く送出する場合に、
より多くのデータを送出することができるデータ送出制
御回路についてのものである。

【０００２】

【従来の技術】次に、従来技術によるデータ送出制御回
路の構成を図４により説明する。図４の１はメモリ、２
はロード信号制御回路、３はアドレス選択カウンタ、４
はデータシフト回路であり、１１はスタート信号、１２
はクロック、１３はロード信号である。

【０００３】メモリ１には、送出したいデータをあらか
じめ蓄えておき、アドレス信号１４により選択されたア
ドレスに蓄えられているデータをデータ信号１６として
出力する。ロード制御信号２は、スタート信号１１とロ
ード信号１３により、スタート信号１１がイネーブル時
にロード信号１５を発生する。アドレス選択カウンタ３
は、アドレス信号１４を発生し、ロード信号１３とクロ
ック１２によりアドレス信号１４の値を更新する。デー
タシフト回路４は、ロード信号１５がイネーブル時にク
ロック１２によりデータ信号１６を蓄え、クロック１２
に同期して送出データ１７を発生する。

【０００４】表２は図４のメモリ１のメモリマップであ
る。図５は図４の実施例の回路であり、図６は図５各部
の波形図である。図６アはクロック１２の波形であり、
図６イはスタート信号１１の波形である。図６ウはロー
ド信号１３の波形であり、図６エはメモリ１の出力デー
タ１６の波形である。図６オはアドレス選択カウンタ３
の出力データ１４の波形であり、図６カはデータシフト
回路４の出力１７の波形である。

【０００５】

【表２】

【０００６】データシフト回路４からは、表２のメモリ
１に蓄えられた送出データを次々に送出データ１７とし
て発生する。しかし、同じデータが連続する場合もそう
でない場合も同じメモリ容量が必要となり、連続するデ
ータを数多く発生させたい場合、メモリ１の使用量が多
くなる。

【０００７】

【発明が解決しようとする課題】この発明は、数ビット
の同じ送出パターン設定を省略し、連続送出回数の補数
設定をすることにより、同じ送出パターン設定するメモ
リ使用容量を減らし、より多くのデータを送出すること
ができるデータ送出制御回路の提供を目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するた
め、この発明では、データ送出開始・停止を制御するス
タート信号１１と、データビット長の最終ビットを示す
ロード信号１３とで制御され、送出データを蓄えるメモ
リ１と、ロード信号１３の有効無効を制御するロード制
御回路２と、メモリ１のアドレスを選択するアドレス選
択カウンタ３と、送信データをシリアルに送出する送信
データシフト回路４とをもつ送出データ制御回路におい
て、データ連続送出回数をカウントするデータ送出回数
カウンタ５と、次の送出データを一時的に蓄える送出デ
ータバッファ６と、メモリ１のメモリ内容をデータ送出
回数カウンタ５と送出データバッファ６に読み込ませる
制御信号発生回路７とを設け、連続送出するデータの回
数の補数値をメモリ１に蓄え、データ送出回数カウンタ
５に前記データを送り、データ送出回数カウンタ５から
キャリー信号２１が発生するまでの間は、メモリ１から
データを読み込まず、送出データバッファ６からデータ
シフト回路４へ次の送出データを発生させることによ
り、連続送出するデータの書き込みを省略する。

【０００９】

【作 用】次に、この発明によるデータ送出制御回路を
図１により説明する。図１の５はデータ送出回数カウン
タ、６は送出データバッファ、７は制御信号発生回路で
あり、その他は図４と同じものである。すなわち、図１
は図４にデータ送出回数カウンタ５、送出データバッフ
ァ６及び制御信号発生回路７を追加したものである。

【００１０】スタート信号１１がイネーブルになると、
ロード制御信号２、アドレス選択カウンタ３及び制御信
号発生回路７を有効とする。メモリ１は、送出したいデ
ータとその連続回数の補数値が蓄えられており、アドレ
ス選択カウンタ３から発生するアドレス信号１４により
対応するアドレスのメモリ内容をデータ１６として発生
する。

【００１１】アドレス選択カウンタ３は、制御信号１８
がイネーブルになると、クロック１２によりアドレス信
号１４を更新する。制御信号発生回路７から発生する制
御信号１９によりデータ送出回数カウンタ５へデータ１
６を取り込み、制御信号２０により送出データバッファ
６へデータ１６を取り込む。このとき、送出データバッ
ファ６は、次の送出データ１６を取り込み、データ送出
回数カウンタ５は送出データ１６の連続回数の補数値を
取り込む。

【００１２】データ１６を取り込んだデータ送出回数カ
ウンタ５は、ロード制御信号１５をクロック１２により
カウントし、送出データ１６を繰り返し送出する回数分
カウントすることにより次の送出データ１６の取り込み
を促すため、制御信号発生回路７にキャリー信号２１を
送る。データシフト回路４は、送出データバッファ６の
出力をロード制御信号１５とクロック１２により取り込
み、送信データ信号１７をクロック１２に同期して発生
する。

【００１３】

【実施例】図２は図１の実施例の回路であり、表１は図
２のメモリ１にあらかじめセットされたメモリ内容であ
る。図２では、メモリ１には８Ｋ×８ビットのＲＯＭを
使用する。スタート信号１１は、動作の開始・停止を制
御し、クロック１２は各回路を同期化し、ロード信号１
３はクロック１２の８分周信号とする。

【００１４】

【表１】

【００１５】図３は図２の各部の信号波形であり、横軸
のＡ〜Ｆは区間である。図３アはクロック１２の波形で
あり、図３イはスタート信号１１の波形である。図３ウ
は制御信号発生回路７からアドレス選択カウンタ３へ送
られる信号波形、図３エは制御信号発生回路７からデー
タ送出回数カウンタ５ヘ送られる信号波形、図３オは制
御信号発生回路７から送出データバッファ６ヘ送られる
信号波形である。

【００１６】図３カはメモリ１の出力データであり、図
３キはアドレス選択カウンタ３の出力データである。図
３クは送出データバッファ６の出力データであり、図３
ケはデータ送出回数カウンタ５からのキャリー信号２１
である。図３コはロード信号１３の波形であり、図３サ
はロード制御回路２の出力波形である。図３シはデータ
シフト回路４から送出される出力データ１７である。

【００１７】図３の区間Ａでは、スタート信号１１が
「Ｌ」なので、アドレス選択カウンタ３はアドレス信号
１４より「００Ｈ」を発生する。これを受けたメモリ１
は、０番地の内容である「０ＦＥＨ」をデータ１６とし
て発生する。

【００１８】図３の区間Ｂでは、スタート信号１１が
「Ｈ」になるので、制御信号１９よりクロック１２の立
上りからクロック１２の１周期分「Ｌ」を発生し、デー
タ送出回数カウンタ５にデータ１６の「０ＦＥＨ」をロ
ードする。制御信号１９が「Ｌ」を発生しているとき、
制御信号１８より「Ｈ」を発生し、データ送出回数カウ
ンタ５にデータ１６をロードすると同時にアドレス選択
カウンタ３をカウントアップし、アドレス信号１４より
「０１Ｈ」を発生する。これを受けたメモリ１は、１番
地の内容である「０９ＡＨ」をデータ１６として発生す
る。

【００１９】図３の区間Ｃでは、制御信号１９が「Ｈ」
になると同時に制御信号２０よりクロック１２の１周期
分「Ｌ」を発生し、送出データバッファ６にデータ１６
の「０９ＡＨ」をセットする。制御信号２０が「Ｌ」を
発生しているとき、制御信号１８より「Ｈ」を発生し、
送出データバッファ６にデータ１６をセットすると同時
にアドレス選択カウンタ３をカウントアップし、アドレ
ス信号１４より「０２Ｈ」を発生する。これを受けたメ
モリ１は、２番地の内容である「０ＦＤＨ」をデータ１
６として発生する。

【００２０】図３の区間Ｄでは、ロード信号１３からク
ロック１２の立上りよりクロック１２の１周期分「Ｈ」
をロード制御回路２に与えられ、スタート信号１１が
「Ｈ」なので、ロード信号１３をロード制御信号１５と
して発生する。データシフト回路４は、ロード制御信号
１５により送出データバッファ６の出力を取り込み、ク
ロック１２により送出データ１７として出力する。ま
た、ロード制御信号１５によりデータ送出回数カウンタ
５をイネーブルし、ロード制御信号１５の発生回数をカ
ウントする。

【００２１】図３の区間Ｅでは、ロード信号１３により
図３の区間Ｄと同様にロード信号１３をロード制御信号
１５として発生する。これにより、データ送出回数カウ
ンタ５をイネーブルにし、ロード制御信号１５の発生回
数をカウントする。データ送出回数カウンタ５に図３の
区間Ｂで「０ＦＥＨ」をロードしてからロード制御信号
１５を２度カウントしたため、キャリー信号２１を発生
する。

【００２２】図３の区間Ｆでは、キャリー信号２１より
「Ｈ」を受けると図３の区間Ｂ〜Ｅのような動作を繰り
返す。ただし、メモリ１の番地は更新される。図２、図
３では、ロード信号１３により２〜８ビット長データを
送出することができる。このように、送出データをデー
タ送出回数分送出したら、次の送出データをデータ送出
回数分送出するので、連続する同じデータを省略するこ
とができる。

【００２３】

【発明の効果】この発明によれば、従来のデータ送出回
路に送信データバッファ、データ送出回数カウンタ及び
制御信号発生回路を追加し、メモリ内容に連続送出回数
も入れることにより、数ビットの連続する送出データを
発生させたい場合、従来より多くデータを送出すること
ができる。

【図面の簡単な説明】

【図１】この発明によるデータ送出制御回路の構成図で
ある。

【図２】図１の実施例の回路図である。

【図３】図２のタイミングチャートである。

【図４】従来技術によるデータ送出制御回路の構成図で
ある。

【図５】図４の実施例の回路図である。

【図６】図５のタイミングチャートである。

【符号の説明】

１ メモリ ２ ロード制御回路 ３ アドレス選択カウンタ ４ データシフト回路 ５ データ送出回数カウンタ ６ 送出データバッファ ７ 制御信号発生回路 １１ スタート信号 １２ クロック １３ ロード信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ送出開始・停止を制御するスター
   ト信号(11)と、データビット長の最終ビットを示すロー
   ド信号(13)とで制御され、送出データを蓄えるメモリ
   (1) と、ロード信号(13)の有効無効を制御するロード制
   御回路(2) と、メモリ(1) のアドレスを選択するアドレ
   ス選択カウンタ(3) と、送信データをシリアルに送出す
   る送信データシフト回路(4) とをもつ送出データ制御回
   路において、 データ連続送出回数をカウントするデータ送出回数カウ
   ンタ(5) と、 次の送出データを一時的に蓄える送出データバッファ
   (6) と、 メモリ(1) のメモリ内容をデータ送出回数カウンタ(5)
   と送出データバッファ(6) に読み込ませる制御信号発生
   回路(7) とを設け、 連続送出するデータの回数の補数値をメモリ(1) に蓄
   え、データ送出回数カウンタ(5) に前記データを送り、
   データ送出回数カウンタ(5) からキャリー信号(21)が発
   生するまでの間はメモリ(1)からデータを読み込まず、
   送出データバッファ(6) からデータシフト回路(4) へ次
   の送出データを発生させることにより、連続送出するデ
   ータの書き込みを省略することを特徴とするデータ送出
   制御回路。