JPH05196703A - Integrated circuit - Google Patents
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- JPH05196703A JPH05196703A JP4008867A JP886792A JPH05196703A JP H05196703 A JPH05196703 A JP H05196703A JP 4008867 A JP4008867 A JP 4008867A JP 886792 A JP886792 A JP 886792A JP H05196703 A JPH05196703 A JP H05196703A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は集積回路に関し、特に電
源電圧検出回路（以下ＢＬＤ回路と称す）と、この検出
出力を演算する回路とを内蔵した集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit, and more particularly to an integrated circuit having a power supply voltage detection circuit (hereinafter referred to as a BLD circuit) and a circuit for calculating the detection output.
【０００２】[0002]
【従来の技術】従来では、図２に示す様に、高電位（Ｖ
ＤＤ）端子２０と低電位（ＶＳＳ）端子２１との間に電
源電圧を検出するＢＬＤ回路７と、このＢＬＤ回路７の
電源電圧検出信号６を演算する演算回路８とを有してい
る。2. Description of the Related Art Conventionally, as shown in FIG. 2, a high potential (V
A BLD circuit 7 for detecting a power supply voltage is provided between a DD) terminal 20 and a low potential (VSS) terminal 21, and an operation circuit 8 for calculating a power supply voltage detection signal 6 of the BLD circuit 7.
【０００３】図４は従来のＢＬＤ回路（図２中）を示す
回路図である。FIG. 4 is a circuit diagram showing a conventional BLD circuit (in FIG. 2).
【０００４】図４において、高電位（ＶＤＤ）と低電位
（ＶＳＳ＝０Ｖ）との間に、抵抗ＲＤ，ＲＳの直列体を
設け、この共通接続点をコンパレータ１０の正相（＋）
入力としている。コンパレータ１０の逆相（−）入力に
は、基準電圧（Ｖｒｅｆ）が印加されている。In FIG. 4, a series body of resistors RD and RS is provided between a high potential (VDD) and a low potential (VSS = 0V), and this common connection point is connected to the positive phase (+) of the comparator 10.
I am trying to input. A reference voltage (Vref) is applied to the negative phase (−) input of the comparator 10.
【０００５】次に動作について説明する。図４におい
て、電源電圧が高い（基準電圧（以下Ｖｒｅｆと称す）
＜ＲＳ・ＶＤＤ／（ＲＳ＋ＲＤ））の場合、コンパレー
タ１０の出力（電源電圧検出信号６）は、高電位（以下
Ｈレベルと称す）となる。電源電圧が低い（Ｖｒｅｆ＞
ＲＳ・ＶＤＤ／（ＲＳ＋ＲＤ））場合は、コンパレータ
１０の出力（電源電圧検出信号６）は低電位（以下Ｌレ
ベルと称す）となる。Next, the operation will be described. In FIG. 4, the power supply voltage is high (reference voltage (hereinafter referred to as Vref))
In the case of <RS · VDD / (RS + RD)), the output of the comparator 10 (power supply voltage detection signal 6) has a high potential (hereinafter referred to as H level). Low power supply voltage (Vref>
In the case of RS · VDD / (RS + RD)), the output of the comparator 10 (power supply voltage detection signal 6) has a low potential (hereinafter referred to as L level).
【０００６】図２の演算回路８は、ＢＬＤ回路７の電源
電圧検出信号６を受けとり、演算する。ここで演算した
結果を、表示回路等に結果を送り、電源電圧が高いか低
いかを表示していた。The arithmetic circuit 8 of FIG. 2 receives the power supply voltage detection signal 6 of the BLD circuit 7 and performs arithmetic operation. The result calculated here is sent to a display circuit or the like to display whether the power supply voltage is high or low.
【０００７】[0007]
【発明が解決しようとする課題】このような従来の回路
では、電源電圧がある電圧より高いか低いかしか検出で
きない為、電池を電源として場合は、電池の残り寿命
や、電池の電圧等を表示することができないという問題
点があった。In such a conventional circuit, since it is possible to detect whether the power supply voltage is higher or lower than a certain voltage, when the battery is used as the power supply, the remaining life of the battery, the voltage of the battery, and the like are detected. There was a problem that it could not be displayed.
【０００８】本発明の目的は、前記問題点を解決し、電
池の残り寿命や電池の電圧等を表示できるようにした集
積回路を提供することにある。An object of the present invention is to solve the above problems and provide an integrated circuit capable of displaying the remaining life of the battery, the voltage of the battery and the like.
【０００９】[0009]
【課題を解決するための手段】本発明の集積回路の構成
は、検出した電源電圧がデコード信号の入力により変わ
る電源電圧検出回路と、前記電源電圧検出回路の電源電
圧検出信号とクロック信号とにより前記電源電圧検出回
路に前記デコード信号を送ると共に前記検出した電源電
圧をディジタル信号に変換する検出電圧変換回路と、前
記検出電圧変換回路の前記ディジタル信号を演算する演
算回路と備えていることを特徴とする。The structure of an integrated circuit according to the present invention comprises a power supply voltage detection circuit in which a detected power supply voltage is changed by the input of a decode signal, and a power supply voltage detection signal and a clock signal of the power supply voltage detection circuit. A detection voltage conversion circuit for transmitting the decode signal to the power supply voltage detection circuit and converting the detected power supply voltage into a digital signal; and an operation circuit for operating the digital signal of the detection voltage conversion circuit. And
【００１０】[0010]
【実施例】図１は本発明の一実施例の集積回路のブロッ
ク図、図３は図１内のＢＬＤ回路の一例を示す回路図、
図５は図１の検出電圧変換回路の一例を示す回路図、図
６は図５のタイミング図である。1 is a block diagram of an integrated circuit according to an embodiment of the present invention, FIG. 3 is a circuit diagram showing an example of the BLD circuit in FIG.
5 is a circuit diagram showing an example of the detection voltage conversion circuit of FIG. 1, and FIG. 6 is a timing diagram of FIG.
【００１１】図１において、本実施例の集積回路は、高
電位（ＶＤＤ）端子３０と低電位（ＶＳＳ）端子３１と
の間に、検出電圧変換回路４と、電源電圧検出回路（Ｂ
ＬＤ回路）１と、演算回路２とを備え、検出電圧変換回
路４はクロック信号端子３３からのクロック信号を受
け、デコード信号１２を出力し、電源電圧検出回路１
は、この出力を受けて、検出電圧変換回路４に入力さ
れ、この変換回路４は、ディジタル信号１３を演算回路
２に出力する。In FIG. 1, the integrated circuit of this embodiment has a detection voltage conversion circuit 4 and a power supply voltage detection circuit (B) between a high potential (VDD) terminal 30 and a low potential (VSS) terminal 31.
The detection voltage conversion circuit 4 receives the clock signal from the clock signal terminal 33, outputs the decode signal 12, and supplies the power supply voltage detection circuit 1
Receives this output and is input to the detection voltage conversion circuit 4, and the conversion circuit 4 outputs the digital signal 13 to the arithmetic circuit 2.
【００１２】図３において、図１の電源電圧検出回路１
は、高電位（ＶＤＤ）と低電位（ＶＳＳ＝０Ｖ）との間
に、抵抗ＲＤ０，Ｒｎ，Ｒｎ−１，Ｒｎ−２，…，Ｒ
１，Ｒ０の直列体を設け、デコード信号Ａ０，…，Ａｎ
がそれぞれゲート入力される電界効果トランジスタから
なるスイッチ素子Ｔ０〜Ｔｎと、コンパレータ９とを設
ける。コンパレータ９の逆相（−）入力には基準電圧
（Ｖｒｅｆ）が入力され、電源電圧検出信号５を出力す
る。Referring to FIG. 3, the power supply voltage detection circuit 1 of FIG.
Are resistors RD0, Rn, Rn-1, Rn-2, ..., R between a high potential (VDD) and a low potential (VSS = 0V).
, R0 are provided in series, and the decoded signals A0, ..., An are provided.
Are provided with switch elements T0 to Tn, each of which is a field effect transistor to which a gate input is made, and a comparator 9. The reference voltage (Vref) is input to the negative phase (-) input of the comparator 9, and the power supply voltage detection signal 5 is output.
【００１３】図５において、図１の検出電圧変換回路４
は、（ｎ＋１）個のデータフリップフロップ４０と、Ａ
ＮＤゲート４１とを備えている。クロック信号入力端子
３３のクロック信号３と電源電圧検出信号５とのＡＮＤ
出力が、各データフリップフロップ４０のクロック入力
（Ｃ）に入力され、ＡＣ信号も各フリップフロップ４０
のリセット入力、セット入力に入力され、各フリップフ
ロップ４０間は、Ｑ出力とＤ入力とが接続され、最終段
のＱ出力は初段のＤ入力に接続されている。各フリップ
フロップ４０のＱ出力は、各々デコード信号Ａ０，…，
Ａｎとなる。5, the detection voltage conversion circuit 4 of FIG.
Is (n + 1) data flip-flops 40 and A
And an ND gate 41. AND of the clock signal 3 at the clock signal input terminal 33 and the power supply voltage detection signal 5
The output is input to the clock input (C) of each data flip-flop 40, and the AC signal is also input to each flip-flop 40.
Is input to the reset input and the set input, the Q output and the D input are connected between the flip-flops 40, and the Q output of the final stage is connected to the D input of the first stage. The Q output of each flip-flop 40 is decoded signal A0, ...,
An.
【００１４】図６において、図５のＡＣ信号、クロック
信号３，ＡＮＤゲート４１の出力信号，デコード信号Ａ
０〜Ａ１０，電源電圧検出信号５の各波形が示されてい
る。図６中の矢印は、信号の送受関係を示す。In FIG. 6, the AC signal, the clock signal 3, the output signal of the AND gate 41, and the decode signal A shown in FIG.
Each waveform of 0 to A10 and the power supply voltage detection signal 5 is shown. Arrows in FIG. 6 indicate a signal transmission / reception relationship.
【００１５】図５の検出電圧変換回路は、ＡＣ信号を入
力すると、各データフリップフロップ４０はセット又は
リセットされ、デコード信号Ａ０はＨレベル，デコード
信号Ａ１〜Ａｎ＝Ｌレベルとなる。デコード信号Ａ０〜
Ａｎは、図３に示すＢＬＤ回路に入力される為、スイッ
チ素子Ｔ０は導通状態（以下ＯＮと称す）、スイッチ素
子Ｔ１〜Ｔｎは非導通状態（以下ＯＦＦ状態と称す）と
なり、コンパレータ９の第１の入力端（＋側）に入力さ
れる電圧はＲ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋
Ｒｎ）となる。In the detection voltage conversion circuit of FIG. 5, when an AC signal is input, each data flip-flop 40 is set or reset, the decode signal A0 becomes H level, and the decode signals A1 to An = L level. Decode signal A0
Since An is input to the BLD circuit shown in FIG. 3, the switch element T0 is in a conductive state (hereinafter referred to as ON), and the switch elements T1 to Tn are in a non-conductive state (hereinafter referred to as OFF state), so that the comparator 9 The voltage input to the input terminal (+ side) of 1 is R0 · VDD / (RD0 + R0 + R1 + ... +
Rn).
【００１６】コンパレータ９の第２の入力端（−側）は
基準電圧Ｖｒｅｆであり、第１の入力端（＋側）の電圧
が第２の入力端（−側）の電圧より低い場合、Ｖｒｅｆ
＞Ｒ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋Ｒｎ）と
なり、コンパレータ９の出力（電源電圧検出信号５）は
Ｈレベルとなり、図５の検出電圧変換回路のＡＮＤゲー
ト４１を通って、各フリップフロップ４０にクロック信
号が入力される。The second input terminal (-side) of the comparator 9 is the reference voltage Vref, and when the voltage of the first input terminal (+ side) is lower than the voltage of the second input terminal (-side), Vref.
> R0.VDD / (RD0 + R0 + R1 + ... + Rn), the output of the comparator 9 (power supply voltage detection signal 5) becomes H level, and the clock signal is sent to each flip-flop 40 through the AND gate 41 of the detection voltage conversion circuit of FIG. Is entered.
【００１７】クロックが入力されると、デコード信号Ａ
０〜Ａｎは図６に示す様に、順次Ｈレベルを出力し、図
３のスイッチ素子Ｔ０〜Ｔｎも順次ＯＮ状態となり、コ
ンパレータ９の第１の入力端（＋側）の電圧は、次のよ
うに変化する。When the clock is input, the decode signal A
0 to An sequentially output the H level as shown in FIG. 6, the switch elements T0 to Tn in FIG. 3 are also sequentially turned on, and the voltage of the first input terminal (+ side) of the comparator 9 becomes To change.
【００１８】Ｒ０・ＶＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…
＋Ｒｎ）→（Ｒ０＋Ｒ１）・ＶＤＤ／（ＲＤ０＋Ｒ０＋
Ｒ１＋…＋Ｒｎ）→……→（Ｒ０＋Ｒ１＋…＋Ｒｎ）Ｖ
ＤＤ／（ＲＤ０＋Ｒ０＋Ｒ１＋…＋Ｒｎ） コンパレータ９の第１の入力端（＋側）の電位が、Ｖｒ
ｅｆ（コンパレータ９の第２の入力端（−側）よりも小
さい時は、コンパレータ９の出力はＨレベルとなり、大
きい時はＬレベルを出力する。R0 · VDD / (RD0 + R0 + R1 + ...
+ Rn) → (R0 + R1) · VDD / (RD0 + R0 +
R1 + ... + Rn) → …… → (R0 + R1 + ... + Rn) V
DD / (RD0 + R0 + R1 + ... + Rn) The potential of the first input terminal (+ side) of the comparator 9 is Vr.
ef (when it is smaller than the second input terminal (− side) of the comparator 9), the output of the comparator 9 is H level, and when it is larger, L level is output.
【００１９】コンパレータ９の出力がＬレベルになる
と、図５のＡＮＤゲート４１の出力はＬレベルとなり、
各フリップフロップ４０にはクロックが入力されない
為、デコード信号Ａ０〜Ａｎは変化しない。When the output of the comparator 9 becomes L level, the output of the AND gate 41 in FIG. 5 becomes L level,
Since no clock is input to each flip-flop 40, the decode signals A0-An do not change.
【００２０】図６のタイミング図では、デコード信号Ａ
１０が“Ｈ”レベル時に、コンパレータ９の出力が
“Ｌ”レベルとなり、デコード信号Ａ０〜Ａｎは固定さ
れる。又、デジタル信号Ｄ０〜Ｄｎの信号（本実施例で
はデコード信号Ａ０〜Ａｎとデジタル信号Ｄ０〜Ｄｎを
同じ信号としている）は、図１の演算回路２に入力され
る。すなわち、電源電圧がデジタル信号に変換された信
号が、演算回路２に入力される。入力されたデジタル信
号は演算回路２で演算され、表示回路に転送される。In the timing diagram of FIG. 6, the decode signal A
When 10 is at "H" level, the output of the comparator 9 becomes "L" level and the decode signals A0-An are fixed. Further, the digital signals D0 to Dn (in this embodiment, the decode signals A0 to An and the digital signals D0 to Dn are the same signals) are input to the arithmetic circuit 2 of FIG. That is, a signal obtained by converting the power supply voltage into a digital signal is input to the arithmetic circuit 2. The input digital signal is calculated by the calculation circuit 2 and transferred to the display circuit.
【００２１】[0021]
【発明の効果】以上説明したように、本発明は、ＢＬＤ
回路が検出した電圧値をデジタル信号に変換することに
より、電池の残り寿命や、電池の電圧等を表示すること
ができる効果がある。As described above, according to the present invention, the BLD
By converting the voltage value detected by the circuit into a digital signal, it is possible to display the remaining life of the battery, the voltage of the battery, and the like.
【図１】本発明の一実施例の集積回路のブロック図であ
る。FIG. 1 is a block diagram of an integrated circuit according to an embodiment of the present invention.
【図２】従来の集積回路の一例を示すブロック図であ
る。FIG. 2 is a block diagram showing an example of a conventional integrated circuit.
【図３】図１に示した電源電圧回路の回路図である。3 is a circuit diagram of the power supply voltage circuit shown in FIG.
【図４】図２に示した電源電圧回路の回路図である。FIG. 4 is a circuit diagram of the power supply voltage circuit shown in FIG.
【図５】図１に示した検出電圧変換回路の回路図であ
る。5 is a circuit diagram of the detection voltage conversion circuit shown in FIG.
【図６】図５に示した検出電圧変換回路のタイミング図
である。6 is a timing diagram of the detection voltage conversion circuit shown in FIG.
１，７ 電源電圧検出回路（ＢＬＤ回路） ２，８ 演算回路 ３ クロック信号 ４ 検出電圧変換回路 ５，６ 電源電圧検出信号 ９，１０ コンパレータ ＲＤ０，Ｒ０〜Ｒｎ，Ｒｄ，Ｒｓ 抵抗 Ｔ０〜Ｔｎ スイッチ素子 １２，Ａ０〜Ａｎ デコード信号 １３，Ｄ０〜Ｄｎ デジタル信号 ２０，３０ 高電位端 ２１，３１ 低電位端 ３３ クロック信号端子 ４０ データフリップフロップ ４１ ＡＮＤゲート 1,7 Power supply voltage detection circuit (BLD circuit) 2,8 Operation circuit 3 Clock signal 4 Detection voltage conversion circuit 5,6 Power supply voltage detection signal 9,10 Comparator RD0, R0 to Rn, Rd, Rs Resistance T0 to Tn Switch element 12, A0 to An decode signal 13, D0 to Dn digital signal 20,30 high potential end 21,31 low potential end 33 clock signal terminal 40 data flip-flop 41 AND gate
Claims (1)
により変わる電源電圧検出回路と、前記電源電圧検出回
路の電源電圧検出信号とクロック信号とにより前記電源
電圧検出回路に前記デコード信号を送ると共に前記検出
した電源電圧をディジタル信号に変換する検出電圧変換
回路と、前記検出電圧変換回路の前記ディジタル信号を
演算する演算回路と備えることを特徴とする集積回路。1. A power supply voltage detection circuit in which a detected power supply voltage changes according to the input of a decode signal, and the decode signal is sent to the power supply voltage detection circuit by the power supply voltage detection signal and the clock signal of the power supply voltage detection circuit, and An integrated circuit comprising: a detection voltage conversion circuit for converting the detected power supply voltage into a digital signal; and an arithmetic circuit for calculating the digital signal of the detection voltage conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008867A JPH05196703A (en) | 1992-01-22 | 1992-01-22 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008867A JPH05196703A (en) | 1992-01-22 | 1992-01-22 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196703A true JPH05196703A (en) | 1993-08-06 |
Family
ID=11704645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008867A Pending JPH05196703A (en) | 1992-01-22 | 1992-01-22 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196703A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111147067A (en) * | 2018-11-06 | 2020-05-12 | 崛智科技有限公司 | Integrated circuit system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5010543A (en) * | 1973-05-25 | 1975-02-03 | ||
| JPS6363819U (en) * | 1986-10-14 | 1988-04-27 |
-
1992
- 1992-01-22 JP JP4008867A patent/JPH05196703A/en active Pending
Patent Citations (2)
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| JPS5010543A (en) * | 1973-05-25 | 1975-02-03 | ||
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| CN111147067B (en) * | 2018-11-06 | 2023-06-30 | 崛智科技有限公司 | Integrated circuit system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |