JPH0519323A - 光メモリーアレイ - Google Patents
光メモリーアレイInfo
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- JPH0519323A JPH0519323A JP19832791A JP19832791A JPH0519323A JP H0519323 A JPH0519323 A JP H0519323A JP 19832791 A JP19832791 A JP 19832791A JP 19832791 A JP19832791 A JP 19832791A JP H0519323 A JPH0519323 A JP H0519323A
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Abstract
(57)【要約】
【目的】 消光比が大きく、高速な応答速度を有し、か
つ入力光強度がゼロになったときもメモリーを可能にす
る。 【構成】 半導体基板１上に入力光Ｐinを照射すること
により電気出力が変化するフォトトランジスタ２と、電
気出力によりバイアス光Ｐbiasの反射率が変化する機能
を有し、かつ多重量子井戸構造をｉ層に含むＭＱＷ−ｐ
ｉｎ変調器３とが垂直に積層された構造からなり、フォ
トトランジスタ２とＭＱＷ−ｐｉｎ変調器３とが電気的
に並列に接続され、かつ直列に負荷抵抗７と定電圧源と
が接続される。
つ入力光強度がゼロになったときもメモリーを可能にす
る。 【構成】 半導体基板１上に入力光Ｐinを照射すること
により電気出力が変化するフォトトランジスタ２と、電
気出力によりバイアス光Ｐbiasの反射率が変化する機能
を有し、かつ多重量子井戸構造をｉ層に含むＭＱＷ−ｐ
ｉｎ変調器３とが垂直に積層された構造からなり、フォ
トトランジスタ２とＭＱＷ−ｐｉｎ変調器３とが電気的
に並列に接続され、かつ直列に負荷抵抗７と定電圧源と
が接続される。
Description
【０００１】
【産業上の利用分野】本発明は、光信号により駆動およ
び制御される光メモリーアレイに関するものである。
び制御される光メモリーアレイに関するものである。
【０００２】
【従来の技術】光メモリーアレイは、光信号処理や光情
報処理のキーデバイスとしてその開発が非常に望まれて
いる。従来、この種の素子としては、例えば文献「アプ
ライド・フィジックス・レターズ５２巻，１４１９頁」
に見られるように同一半導体基板上に形成された２つの
多重量子井戸（ＭＱＷ）ｐｉｎ型光変調器を外部電極に
より直列に接続し、かつその両端に定電圧源を接続した
構成を有し、第１のｐｉｎ型光変調器の光入力強度によ
り、第２のｐｉｎ型光変調器に照射された光の透過光を
変化させる機能を持つ「シンメトリック・シード（Ｓ−
ＳＥＥＤ）」と呼ばれる素子が提案されている。この素
子では、量子閉じ込めシュタルク効果（ＱＣＳＥ）によ
り、一定強度でバイアスされた光の透過光をそれと同一
波長の入力光により制御することができる。
報処理のキーデバイスとしてその開発が非常に望まれて
いる。従来、この種の素子としては、例えば文献「アプ
ライド・フィジックス・レターズ５２巻，１４１９頁」
に見られるように同一半導体基板上に形成された２つの
多重量子井戸（ＭＱＷ）ｐｉｎ型光変調器を外部電極に
より直列に接続し、かつその両端に定電圧源を接続した
構成を有し、第１のｐｉｎ型光変調器の光入力強度によ
り、第２のｐｉｎ型光変調器に照射された光の透過光を
変化させる機能を持つ「シンメトリック・シード（Ｓ−
ＳＥＥＤ）」と呼ばれる素子が提案されている。この素
子では、量子閉じ込めシュタルク効果（ＱＣＳＥ）によ
り、一定強度でバイアスされた光の透過光をそれと同一
波長の入力光により制御することができる。
【０００３】図１０は上述した素子の構成および特性を
説明する図である。図１０（ａ）に要部断面図で示すよ
うにｐ−ＡｌＧａＡｓ層１０１，ｉ−ＭＱＷ層１０２，
ｎ−ＡｌＧａＡｓ層１０３で構成されるＭＱＷ−ｐｉｎ
構造１００1がｉｐ−ＡｌＧａＡｓ絶縁層１１０を介し
てＧａＡｓ基板１２０上に積層されている。第１のｐｉ
ｎ構造１００1のｎ−ＡｌＧａＡｓ層１０３と第２のｐ
ｉｎ構造１００2のｐ−ＡｌＧａＡｓ層１０１とが絶縁
層１３０を介して電極１４０により接続されている。な
お、１５０は定電圧源である。
説明する図である。図１０（ａ）に要部断面図で示すよ
うにｐ−ＡｌＧａＡｓ層１０１，ｉ−ＭＱＷ層１０２，
ｎ−ＡｌＧａＡｓ層１０３で構成されるＭＱＷ−ｐｉｎ
構造１００1がｉｐ−ＡｌＧａＡｓ絶縁層１１０を介し
てＧａＡｓ基板１２０上に積層されている。第１のｐｉ
ｎ構造１００1のｎ−ＡｌＧａＡｓ層１０３と第２のｐ
ｉｎ構造１００2のｐ−ＡｌＧａＡｓ層１０１とが絶縁
層１３０を介して電極１４０により接続されている。な
お、１５０は定電圧源である。
【０００４】このような構成において、受光部としての
第１のｐｉｎ構造１００1に入射される入力光をＰin，
光変調部としての第２のｐｉｎ構造１００2に入射され
るバイアス光をＰbias,その透過光をＰoutとすると、Ｐ
in−Ｐout特性は図１０（ｂ）に示すように正論理型の
双安定特性が表れる。
第１のｐｉｎ構造１００1に入射される入力光をＰin，
光変調部としての第２のｐｉｎ構造１００2に入射され
るバイアス光をＰbias,その透過光をＰoutとすると、Ｐ
in−Ｐout特性は図１０（ｂ）に示すように正論理型の
双安定特性が表れる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
素子では次の３つの問題があった。光変調部の消光比
が低いため、光学処理系が複雑となる。受光部に電流
増幅作用がないため、応答速度が遅くなる。入力光強
度がゼロになったときにメモリーができない。
素子では次の３つの問題があった。光変調部の消光比
が低いため、光学処理系が複雑となる。受光部に電流
増幅作用がないため、応答速度が遅くなる。入力光強
度がゼロになったときにメモリーができない。
【０００６】したがって本発明は、上述した従来の問題
を解決するためになされたものであり、その目的は、消
光比が大きく、高速な応答速度を有し、かつ入力光の光
強度がゼロになった時もメモリーを可能にする光メモリ
ーアレイを提供することにある。
を解決するためになされたものであり、その目的は、消
光比が大きく、高速な応答速度を有し、かつ入力光の光
強度がゼロになった時もメモリーを可能にする光メモリ
ーアレイを提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体基板上に入力光を照射するこ
とにより電気出力が変化する受光部と、電気出力により
バイアス光の反射率が変化する機能を有しかつ多重量子
井戸構造をｉ層を含むＭＱＷ−ｐｉｎ構造からなる光変
調部と、受光部と光変調部との間に導伝性を有しかつバ
イアス光を一定の透過率で受光部に通過させる機能を有
する半導体多層膜とが垂直に積層された構造とからな
り、受光部と光変調部とが電気的に並列に接続され、さ
らにこれと直列に負荷抵抗と定電圧源とが接続された構
造を有している。
るために本発明は、半導体基板上に入力光を照射するこ
とにより電気出力が変化する受光部と、電気出力により
バイアス光の反射率が変化する機能を有しかつ多重量子
井戸構造をｉ層を含むＭＱＷ−ｐｉｎ構造からなる光変
調部と、受光部と光変調部との間に導伝性を有しかつバ
イアス光を一定の透過率で受光部に通過させる機能を有
する半導体多層膜とが垂直に積層された構造とからな
り、受光部と光変調部とが電気的に並列に接続され、さ
らにこれと直列に負荷抵抗と定電圧源とが接続された構
造を有している。
【０００８】
【作用】本発明における光メモリーアレイにおいては、 ｉ−ＭＱＷ層の厚さは、空乏化し得る限度いっぱいま
で厚くしてある。 ｉ−ＭＱＷ層の障壁層の厚さを井戸層の半分以下に薄
くすることにより、井戸層の総称、すなわち実効的な吸
収長を長くしている。 ｐ層またはｎ層をＤＢＲ（ディストリビューテッド・
ブラッグ・リフレクタ）構造とすることにより、実効的
な吸収長を２倍としている。これらの構造上の特徴によ
り、高コントラストが得られる。また、受光部に電流増
幅作用を有するフォトトランジスタを用いることによ
り、低入力強度で高速応答する。また、バイアス光の一
部を受光部に透過させることにより、メモリー機能を持
たせているため、入力光がなくなってもメモリー状態を
保持できる。さらにリセットがバイアス光を切ることの
みで簡単に行える。
で厚くしてある。 ｉ−ＭＱＷ層の障壁層の厚さを井戸層の半分以下に薄
くすることにより、井戸層の総称、すなわち実効的な吸
収長を長くしている。 ｐ層またはｎ層をＤＢＲ（ディストリビューテッド・
ブラッグ・リフレクタ）構造とすることにより、実効的
な吸収長を２倍としている。これらの構造上の特徴によ
り、高コントラストが得られる。また、受光部に電流増
幅作用を有するフォトトランジスタを用いることによ
り、低入力強度で高速応答する。また、バイアス光の一
部を受光部に透過させることにより、メモリー機能を持
たせているため、入力光がなくなってもメモリー状態を
保持できる。さらにリセットがバイアス光を切ることの
みで簡単に行える。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明による光メモリーアレイの構造
を示す断面図である。また、図２〜図４はその動作原理
および特性を説明する図である。さらに図５〜図９はそ
の層構成および光メモリー特性の具体例を説明する図で
ある。図１において、ｎ型半導体基板１上にｎ−エミッ
タ層２1，ｐ−ベース層２2，ｎ−コレクタ層２3で形成
されるｎｐｎ構造からなるフォトトランジスタ２と、ｎ
−ＤＢＲ層３1，ｉ−ＭＱＷ層３2，ｐ層３3からなるＭ
ＱＷ−ｐｉｎ変調器３とが積層された構造を有してい
る。ｎ−型半導体基板１およびＭＱＷ−ｐｉｎ変調器３
の表面側には、それぞれＡｕＧｅＮｉ電極４およびＡｕ
ＺｎＮｉ電極５が形成され、電気的に接地されている。
また、ＭＱＷ−ｐｉｎ変調器３のｎ−ＤＢＲ層３1上に
はＡｕＧｅＮｉ電極６が形成されており、このＡｕＧｅ
Ｎｉ電極６は負荷抵抗７を介して図示しない定電圧源の
＋側に接続されている。なお、８は無反射コーティーン
グ層である。
説明する。図１は本発明による光メモリーアレイの構造
を示す断面図である。また、図２〜図４はその動作原理
および特性を説明する図である。さらに図５〜図９はそ
の層構成および光メモリー特性の具体例を説明する図で
ある。図１において、ｎ型半導体基板１上にｎ−エミッ
タ層２1，ｐ−ベース層２2，ｎ−コレクタ層２3で形成
されるｎｐｎ構造からなるフォトトランジスタ２と、ｎ
−ＤＢＲ層３1，ｉ−ＭＱＷ層３2，ｐ層３3からなるＭ
ＱＷ−ｐｉｎ変調器３とが積層された構造を有してい
る。ｎ−型半導体基板１およびＭＱＷ−ｐｉｎ変調器３
の表面側には、それぞれＡｕＧｅＮｉ電極４およびＡｕ
ＺｎＮｉ電極５が形成され、電気的に接地されている。
また、ＭＱＷ−ｐｉｎ変調器３のｎ−ＤＢＲ層３1上に
はＡｕＧｅＮｉ電極６が形成されており、このＡｕＧｅ
Ｎｉ電極６は負荷抵抗７を介して図示しない定電圧源の
＋側に接続されている。なお、８は無反射コーティーン
グ層である。
【００１０】このような構成において、入力光Ｐin は
ｎ型半導体基板１側より入射され、出力光ＰoutはＭＱ
Ｗ−ｐｉｎ変調器３に照射されたバイアス光Ｐbiasの反
射光として取り出される。また、高コントラスト化のた
めにｐ層３3の表面に無反射コーティング層８を形成し
て表面での反射を抑えている。
ｎ型半導体基板１側より入射され、出力光ＰoutはＭＱ
Ｗ−ｐｉｎ変調器３に照射されたバイアス光Ｐbiasの反
射光として取り出される。また、高コントラスト化のた
めにｐ層３3の表面に無反射コーティング層８を形成し
て表面での反射を抑えている。
【００１１】なお、図１において、各層の伝導性を全て
反転させた構造でも可能である。また、ｎ型半導体基板
１上にＭＱＷ−ｐｉｎ変調器３，フォトトランジスタ２
の順に積層した構造でも可能である。
反転させた構造でも可能である。また、ｎ型半導体基板
１上にＭＱＷ−ｐｉｎ変調器３，フォトトランジスタ２
の順に積層した構造でも可能である。
【００１２】次にこのように構成される光メモリーアレ
イの動作原理を説明するためにまずＭＱＷ−ｐｉｎ変調
器３の動作原理を図２を用いて説明する。図２（ａ）は
ＭＱＷ−ｐｉｎ構造に逆バイアス電圧Ｖを印加したとき
のｉ層の吸収スペクトルの変化示す。量子閉じ込めシュ
タルク効果（ＱＣＳＥ）により、吸収端付近に現れる励
起子吸収ピークが、逆バイアス電圧Ｖの増加とともに長
波長側にシフトする。この効果により、反射スペクトル
（ｎ層がＤＢＲ構造の場合）における吸収ディップも、
図２（ｂ）に示すように逆バイアス電圧Ｖの増加ととも
に長波長側にシフトする。ここで、ゼロバイアス時（Ｖ
＝０）の励起子吸収波長λ1における出力光Ｐoutの光強
度および吸収係数αの電圧依存性を図２（ｃ）に示す。
出力光Ｐoutの強度は電圧が増加するにつれて減少し、
吸収係数αはその反対に増加している。
イの動作原理を説明するためにまずＭＱＷ−ｐｉｎ変調
器３の動作原理を図２を用いて説明する。図２（ａ）は
ＭＱＷ−ｐｉｎ構造に逆バイアス電圧Ｖを印加したとき
のｉ層の吸収スペクトルの変化示す。量子閉じ込めシュ
タルク効果（ＱＣＳＥ）により、吸収端付近に現れる励
起子吸収ピークが、逆バイアス電圧Ｖの増加とともに長
波長側にシフトする。この効果により、反射スペクトル
（ｎ層がＤＢＲ構造の場合）における吸収ディップも、
図２（ｂ）に示すように逆バイアス電圧Ｖの増加ととも
に長波長側にシフトする。ここで、ゼロバイアス時（Ｖ
＝０）の励起子吸収波長λ1における出力光Ｐoutの光強
度および吸収係数αの電圧依存性を図２（ｃ）に示す。
出力光Ｐoutの強度は電圧が増加するにつれて減少し、
吸収係数αはその反対に増加している。
【００１３】図３（ａ）は図１の等価回路を示したもの
である。バイアス光ＰbiasはＭＱＷ−ｐｉｎ変調器３に
入射され、入力光Ｐinはフォトトランジスタ２に入射す
る。バイアス光Ｐbiasのｎ−ＤＢＲ層３1からフォトト
ランジスタ２への透過光ＰtrはＭＱＷ−ｐｉｎ変調器３
に印加される電圧をＶ，吸収係数をα，ＤＢＲミラーの
反射率をＲとすると、次式で表される。 Ｐtr＝（１−Ｒ）・Ｐbias・ｅｘｐ｛−α（Ｖ）Ｌ｝
である。バイアス光ＰbiasはＭＱＷ−ｐｉｎ変調器３に
入射され、入力光Ｐinはフォトトランジスタ２に入射す
る。バイアス光Ｐbiasのｎ−ＤＢＲ層３1からフォトト
ランジスタ２への透過光ＰtrはＭＱＷ−ｐｉｎ変調器３
に印加される電圧をＶ，吸収係数をα，ＤＢＲミラーの
反射率をＲとすると、次式で表される。 Ｐtr＝（１−Ｒ）・Ｐbias・ｅｘｐ｛−α（Ｖ）Ｌ｝
【００１４】図３（ｂ）は入力光Ｐinがゼロでバイアス
光Ｐbiasのみを入射した場合のＭＱＷ−ｐｉｎ変調器３
とフォトトランジスタ２とのそれぞれのＩ−Ｖ曲線を点
線で両方合わせたものを実線で表している。バイアス光
Ｐbiasはゼロバイアス時のエキシトンピーク波長より長
波長側（図２のλ1）に設定した場合である。図２
（ｃ）に見られるように吸収係数が電圧が増加するにし
たがって増加するためにフォトトランジスタ２への漏れ
光は電圧の増加とともに減少し、電流も減少する。
光Ｐbiasのみを入射した場合のＭＱＷ−ｐｉｎ変調器３
とフォトトランジスタ２とのそれぞれのＩ−Ｖ曲線を点
線で両方合わせたものを実線で表している。バイアス光
Ｐbiasはゼロバイアス時のエキシトンピーク波長より長
波長側（図２のλ1）に設定した場合である。図２
（ｃ）に見られるように吸収係数が電圧が増加するにし
たがって増加するためにフォトトランジスタ２への漏れ
光は電圧の増加とともに減少し、電流も減少する。
【００１５】図３（ｃ）は入力光Ｐinの光強度を変化さ
せた場合のＭＱＷ−ｐｉｎ変調器３とフォトトランジス
タ２との両方を合わせたＩ−Ｖ曲線を示している。ま
た、同時に負荷抵抗７と電源電圧とを合わせて考えたと
きのＩ−Ｖ曲線も実線と点線との２種類を示している。
まず、負荷抵抗７の抵抗値が大きな実線の場合を考え
る。この場合、バイアス光Ｐbias光の光強度が一定で入
力光Ｐinの光強度がゼロの場合は動作点は点ａにあり、
ＭＱＷ−ｐｉｎ変調器３には大きな電圧が印加されてい
る。したがって出力光Ｐoutの光強度は極めて小さい。
入力光Ｐinの光強度をＰ2まで大きくすると、動作点は
点ｃまで動くが、このとき、出力光Ｐoutの変化も小さ
いために余り見られない。しかし、入力光Ｐinの光強度
がＰ2を超えた場合には、動作点は点ｃから点ｄに移
り、出力光Ｐoutは急激に大きくなる。さらに入力光Ｐi
nの光強度を増加させても動作点は点ｄのままであるか
ら出力光Ｐoutの光強度は変化しない。次に入力光Ｐin
をゼロに戻した場合も動作点は点ｄのままであるから、
出力光Ｐoutの光強度は大きいままメモリーされる。こ
のとき、入出力特性を図４の実線で示している。図４に
示されるように入力光Ｐinを切ってもメモリー状態が保
持されていることがわかる。この素子をリセットするに
はバイアス光Ｐbiasをゼロにすることにより動作点を点
ｈに移してやれば良い。また、負荷抵抗７の抵抗値を小
さいものに変えて図３（ｃ）の点線のようにした場合の
入出力特性は図４の点線のようになる。
せた場合のＭＱＷ−ｐｉｎ変調器３とフォトトランジス
タ２との両方を合わせたＩ−Ｖ曲線を示している。ま
た、同時に負荷抵抗７と電源電圧とを合わせて考えたと
きのＩ−Ｖ曲線も実線と点線との２種類を示している。
まず、負荷抵抗７の抵抗値が大きな実線の場合を考え
る。この場合、バイアス光Ｐbias光の光強度が一定で入
力光Ｐinの光強度がゼロの場合は動作点は点ａにあり、
ＭＱＷ−ｐｉｎ変調器３には大きな電圧が印加されてい
る。したがって出力光Ｐoutの光強度は極めて小さい。
入力光Ｐinの光強度をＰ2まで大きくすると、動作点は
点ｃまで動くが、このとき、出力光Ｐoutの変化も小さ
いために余り見られない。しかし、入力光Ｐinの光強度
がＰ2を超えた場合には、動作点は点ｃから点ｄに移
り、出力光Ｐoutは急激に大きくなる。さらに入力光Ｐi
nの光強度を増加させても動作点は点ｄのままであるか
ら出力光Ｐoutの光強度は変化しない。次に入力光Ｐin
をゼロに戻した場合も動作点は点ｄのままであるから、
出力光Ｐoutの光強度は大きいままメモリーされる。こ
のとき、入出力特性を図４の実線で示している。図４に
示されるように入力光Ｐinを切ってもメモリー状態が保
持されていることがわかる。この素子をリセットするに
はバイアス光Ｐbiasをゼロにすることにより動作点を点
ｈに移してやれば良い。また、負荷抵抗７の抵抗値を小
さいものに変えて図３（ｃ）の点線のようにした場合の
入出力特性は図４の点線のようになる。
【００１６】（具体例）本発明による光メモリーアレイ
の第１の実施例を図５に示す。図５はＧａＡｓ／ＡｌＧ
ａＡｓを用いた場合の光メモリーアレイの断面図であ
る。図５において、Ｓｉドープｎ−ＧａＡｓ基板１１
（厚さ３５０μｍ）上にｎ−Ａｌ0.3Ｇａ0.7Ａｓエミッ
タ層１２1（厚さ０．５μｍ），ｐ−ＧａＡｓベース層
１２2（厚さ０．２５μｍ）およびｎ−ＧａＡｓコレク
タ層１２3（厚さ４μｍ）を順に積層した構造からなる
フォトトランジスタ構造１２と、このフォトトランジス
タ構造１２上にｎ−ＡｌＡｓ層（厚さ７１．５ｎｍ）と
ｎ−Ａｌ0.3Ｇａ0.7Ａｓ層（厚さ６２．９ｎｍ）とを交
互に７周期積層した構造からなるｎ−ＤＢＲ層１３1，
アンドープＧａＡｓ井戸層（厚さ１０ｎｍ）とアンドー
プＡｌ0.3Ｇａ0.7Ａｓ障壁層（厚さ３ｎｍ）とを交互に
３１０周期積層した構造からなるｉ−ＭＱＷ層１３2お
よびｐ−Ａｌ0.3Ｇａ0.7Ａｓクラッド層（厚さ０．５μ
ｍ）１３3を順に積層した構造からなる反射モードＭＱ
Ｗｐｉｎ変調器１３と、この反射モードＭＱＷｐｉｎ変
調器１３上にｐ−ＧａＡｓキャップ層１４とを分子線エ
ピタキシャル成長法により形成した。なお、ｐ型，ｎ型
ドーパントには各々Ｂｅ，Ｓｉを用いた。この成長ウエ
ハを図５のように加工した。ｐ型電極１５としてはＡｕ
ＺｎＮｉを、ｎ型電極１６としてはＡｕＧｅＮｉをそれ
ぞれ用いて形成した。負荷抵抗としてはマイクロクリス
タルシリコン膜１７をｎ−ＤＢＲ層１３1上に１μｍ成
長することにより１ＫΩの負荷抵抗を構成した。このと
き、ＳｉＯ2薄膜１８を蒸着してｉ−ＭＱＷ層１３2を保
護した。また、高コントラストを得るためにｐ−ＧａＡ
ｓキャップ層１４上にＡＲコーティング１９を行ってい
る。
の第１の実施例を図５に示す。図５はＧａＡｓ／ＡｌＧ
ａＡｓを用いた場合の光メモリーアレイの断面図であ
る。図５において、Ｓｉドープｎ−ＧａＡｓ基板１１
（厚さ３５０μｍ）上にｎ−Ａｌ0.3Ｇａ0.7Ａｓエミッ
タ層１２1（厚さ０．５μｍ），ｐ−ＧａＡｓベース層
１２2（厚さ０．２５μｍ）およびｎ−ＧａＡｓコレク
タ層１２3（厚さ４μｍ）を順に積層した構造からなる
フォトトランジスタ構造１２と、このフォトトランジス
タ構造１２上にｎ−ＡｌＡｓ層（厚さ７１．５ｎｍ）と
ｎ−Ａｌ0.3Ｇａ0.7Ａｓ層（厚さ６２．９ｎｍ）とを交
互に７周期積層した構造からなるｎ−ＤＢＲ層１３1，
アンドープＧａＡｓ井戸層（厚さ１０ｎｍ）とアンドー
プＡｌ0.3Ｇａ0.7Ａｓ障壁層（厚さ３ｎｍ）とを交互に
３１０周期積層した構造からなるｉ−ＭＱＷ層１３2お
よびｐ−Ａｌ0.3Ｇａ0.7Ａｓクラッド層（厚さ０．５μ
ｍ）１３3を順に積層した構造からなる反射モードＭＱ
Ｗｐｉｎ変調器１３と、この反射モードＭＱＷｐｉｎ変
調器１３上にｐ−ＧａＡｓキャップ層１４とを分子線エ
ピタキシャル成長法により形成した。なお、ｐ型，ｎ型
ドーパントには各々Ｂｅ，Ｓｉを用いた。この成長ウエ
ハを図５のように加工した。ｐ型電極１５としてはＡｕ
ＺｎＮｉを、ｎ型電極１６としてはＡｕＧｅＮｉをそれ
ぞれ用いて形成した。負荷抵抗としてはマイクロクリス
タルシリコン膜１７をｎ−ＤＢＲ層１３1上に１μｍ成
長することにより１ＫΩの負荷抵抗を構成した。このと
き、ＳｉＯ2薄膜１８を蒸着してｉ−ＭＱＷ層１３2を保
護した。また、高コントラストを得るためにｐ−ＧａＡ
ｓキャップ層１４上にＡＲコーティング１９を行ってい
る。
【００１７】二次アレイとして構成する場合は、各画素
のｐ型電極１５間を第１のＣｒ／Ａｕ電極２０により接
続するとともにマイクロクリスタルシリコン膜１７上に
形成したＡｌ電極２１間をポリイミド膜２２上に配線し
た第２のＣｒ／Ａｕ電極２３により接続する。また、本
実施例では負荷抵抗としてマイクロクリスタルシリコン
膜１７を用いたが、これ以外にも金属薄膜を用いること
も可能である。
のｐ型電極１５間を第１のＣｒ／Ａｕ電極２０により接
続するとともにマイクロクリスタルシリコン膜１７上に
形成したＡｌ電極２１間をポリイミド膜２２上に配線し
た第２のＣｒ／Ａｕ電極２３により接続する。また、本
実施例では負荷抵抗としてマイクロクリスタルシリコン
膜１７を用いたが、これ以外にも金属薄膜を用いること
も可能である。
【００１８】図６はこのように構成された光メモリーア
レイの入出力特性を測定した結果を示したものである。
このような構成によると、入力光Ｐinの光強度よりも出
力光Ｐoutの光強度が大きいという光増幅機能を持ち、
２０ｄＢ以上の高コントラストを持っている。また、立
ち上がり時間も１００μｍ径の試料で２０ｎｓと高速で
あった。
レイの入出力特性を測定した結果を示したものである。
このような構成によると、入力光Ｐinの光強度よりも出
力光Ｐoutの光強度が大きいという光増幅機能を持ち、
２０ｄＢ以上の高コントラストを持っている。また、立
ち上がり時間も１００μｍ径の試料で２０ｎｓと高速で
あった。
【００１９】図７は本発明による光メモリーアレイの第
２の実施例として負荷抵抗を構成する他の手段としてｎ
−ＤＢＲ層１３1を分離して用いる構造を示してある。
上記第１の実施例との違いは、負荷抵抗としてマイクロ
クリスタルシリコン膜１７や金属薄膜を用いずにｎ−Ｄ
ＢＲ層１３1をエッチングにより分離し、その内の一方
を抵抗層として用いている。この構造はｎ−ＧａＡｓコ
レクタ層１２3までエッチングすることにより分離され
たｎ−ＤＢＲ層１３1間の段差はポリイミド膜２４によ
り埋め込み、その上にＳｉＯ2薄膜１８を蒸着してｉ−
ＭＱＷ層１３2を保護した。この場合においても図６と
同様の効果が得られた。
２の実施例として負荷抵抗を構成する他の手段としてｎ
−ＤＢＲ層１３1を分離して用いる構造を示してある。
上記第１の実施例との違いは、負荷抵抗としてマイクロ
クリスタルシリコン膜１７や金属薄膜を用いずにｎ−Ｄ
ＢＲ層１３1をエッチングにより分離し、その内の一方
を抵抗層として用いている。この構造はｎ−ＧａＡｓコ
レクタ層１２3までエッチングすることにより分離され
たｎ−ＤＢＲ層１３1間の段差はポリイミド膜２４によ
り埋め込み、その上にＳｉＯ2薄膜１８を蒸着してｉ−
ＭＱＷ層１３2を保護した。この場合においても図６と
同様の効果が得られた。
【００２０】図８に示した第３の実施例は第２の実施例
がｎ−ＤＢＲ層１３1をエッチングにより除去したた
め、段差ができ、ポリイミド膜２４で埋め込まれなけれ
ばならなかったの対してｎ−ＤＢＲ層１３1の分離にプ
ロトンイオン打ち込みを用いて埋め込みの必要をなくし
た実施例である。プロトンイオンの打ち込みした部分
（図中２５）は数十ＫΩ以上の高抵抗層となり、電気的
にｎ−ＤＢＲ層１３1を二つに分離でき、図７と同様の
効果を持たせることができる。この場合においても図６
と同様の結果が得られた。
がｎ−ＤＢＲ層１３1をエッチングにより除去したた
め、段差ができ、ポリイミド膜２４で埋め込まれなけれ
ばならなかったの対してｎ−ＤＢＲ層１３1の分離にプ
ロトンイオン打ち込みを用いて埋め込みの必要をなくし
た実施例である。プロトンイオンの打ち込みした部分
（図中２５）は数十ＫΩ以上の高抵抗層となり、電気的
にｎ−ＤＢＲ層１３1を二つに分離でき、図７と同様の
効果を持たせることができる。この場合においても図６
と同様の結果が得られた。
【００２１】図９は本発明による光メモリーアレイの第
４の実施例を示す断面図である。本実施例は低抵抗ｎ−
ＤＢＲ層１３1にプロトンイオン打ち込みを行ってその
部分（図中２６）を高抵抗化し、負荷抵抗として用いた
光メモリーアレイである。図８に示される実施例との違
いは、イオン打ち込みの面積とその深さとを小さくして
イオン打ち込みを行った部分の抵抗値を数十ＫΩ以下と
し、負荷抵抗として用いる。この場合もイオン打ち込み
の面積およびその深さを変えることで抵抗値を変えるこ
とができ、図６と同様の結果が得られた。ｎ−ＤＢＲ層
１３1 を高抵抗化する他の実施例としては、Ｂｅ等のｐ
型ドーパントを拡散させて行うこともできる。
４の実施例を示す断面図である。本実施例は低抵抗ｎ−
ＤＢＲ層１３1にプロトンイオン打ち込みを行ってその
部分（図中２６）を高抵抗化し、負荷抵抗として用いた
光メモリーアレイである。図８に示される実施例との違
いは、イオン打ち込みの面積とその深さとを小さくして
イオン打ち込みを行った部分の抵抗値を数十ＫΩ以下と
し、負荷抵抗として用いる。この場合もイオン打ち込み
の面積およびその深さを変えることで抵抗値を変えるこ
とができ、図６と同様の結果が得られた。ｎ−ＤＢＲ層
１３1 を高抵抗化する他の実施例としては、Ｂｅ等のｐ
型ドーパントを拡散させて行うこともできる。
【００２２】なお、上述した実施例では、ＧａＡｓ／Ａ
ｌＧａＡｓで光メモリーを構成したが、本発明はこれに
限定されるものではなく、ＩｎＧａＡｓ／ＩｎＰ，Ｉｎ
ＡｌＡｓ／ＩｎＧａＡｓ，ＧａＡｓ／ＩｎＧａＡｓ等の
他の材料系にも適用できる。
ｌＧａＡｓで光メモリーを構成したが、本発明はこれに
限定されるものではなく、ＩｎＧａＡｓ／ＩｎＰ，Ｉｎ
ＡｌＡｓ／ＩｎＧａＡｓ，ＧａＡｓ／ＩｎＧａＡｓ等の
他の材料系にも適用できる。
【００２３】
【発明の効果】以上説明したように本発明による光メモ
リーアレイによれば、フォトトランジスタの光増幅作用
とオン時間の高速性とを生かし、低入力光の光強度で高
速に光メモリーすることが可能になる。また、本発明に
よる光メモリーアレイによれば、消光比が大きく、かつ
入力光の光強度がゼロになったときもメモリーできるた
め、将来の光情報処理素子として極めて有望となる等の
極めて優れた効果が得られる。
リーアレイによれば、フォトトランジスタの光増幅作用
とオン時間の高速性とを生かし、低入力光の光強度で高
速に光メモリーすることが可能になる。また、本発明に
よる光メモリーアレイによれば、消光比が大きく、かつ
入力光の光強度がゼロになったときもメモリーできるた
め、将来の光情報処理素子として極めて有望となる等の
極めて優れた効果が得られる。
【図１】本発明による光メモリーアレイの構成を示す断
面図である。
面図である。
【図２】（ａ）はＭＱＷ−ｐｉｎ構造に逆バイアス電圧
Ｖを印加したときのｉ層の吸収スペクトルの変化を示す
図、（ｂ）はＭＱＷ−ｐｉｎ構造に逆バイアス電圧Ｖを
印加したときのｉ層の反射スペクトルの変化を示す図、
（ｃ）は光出力強度Ｐoutおよび吸収係数の電圧依存性
を示す図である。
Ｖを印加したときのｉ層の吸収スペクトルの変化を示す
図、（ｂ）はＭＱＷ−ｐｉｎ構造に逆バイアス電圧Ｖを
印加したときのｉ層の反射スペクトルの変化を示す図、
（ｃ）は光出力強度Ｐoutおよび吸収係数の電圧依存性
を示す図である。
【図３】（ａ）は図１の等価回路図、（ｂ）は入力光が
ゼロでバイアス光のみを入射した場合のＭＱＷ−ｐｉｎ
変調器およびフォトトランジスタのそれぞれのＩ−Ｖ曲
線を点線で両方合わせたものを実線で表した図、（ｃ）
は入力光強度を変化させた場合のＭＱＷ−ｐｉｎ変調器
とフォトトランジスタとの両方を合わせたＩ−Ｖ曲線お
よび負荷抵抗と電源電圧とを合わせて考えたときのＩ−
Ｖ曲線を示す図である。
ゼロでバイアス光のみを入射した場合のＭＱＷ−ｐｉｎ
変調器およびフォトトランジスタのそれぞれのＩ−Ｖ曲
線を点線で両方合わせたものを実線で表した図、（ｃ）
は入力光強度を変化させた場合のＭＱＷ−ｐｉｎ変調器
とフォトトランジスタとの両方を合わせたＩ−Ｖ曲線お
よび負荷抵抗と電源電圧とを合わせて考えたときのＩ−
Ｖ曲線を示す図である。
【図４】入出力特性を示す図である。
【図５】光メモリーアレイの第１の実施例を示す断面図
である。
である。
【図６】図５に示される実施例の入出力特性を示す図で
ある。
ある。
【図７】本発明の第２の実施例を示す断面図である。
【図８】本発明の第３の実施例を示す断面図である。
【図９】本発明の第４の実施例を示す断面図である。
【図１０】従来の光メモリーアレイの構成を示す断面図
である。
である。
１ ｎ型半導体基板 ２ フォトトランジスタ ２1 ｎ−エミッタ層 ２2 ｐ−ベース層 ２3 ｎ−コレクタ層 ３ ＭＱＷ−ｐｉｎ変調器 ３1 ｎ−ＤＢＲ層 ３2 ｉ−ＭＱＷ層 ３3 ｐ層 ４ ＡｕＧｅＮｉ電極 ５ ＡｕＺｎＮｉ電極 ６ ＡｕＧｅＮｉ電極 ７ 負荷抵抗 ８ 無反射コーティング層 １１ Ｓｉドープｎ−ＧａＡｓ基板 １２ フォトトランジスタ １２1 ｎ−Ａｌ0.3Ｇａ0.7Ａｓエミッタ層 １２2 ｐ−ＧａＡｓベース層 １２3 ｎ−ＧａＡｓコレクタ層 １３ 反射モードＭＱＷ−ｐｉｎ変調器 １３1 ｎ−ＤＢＲ層 １３2 ｉ−ＭＱＷ層 １３3 ｐ層 １４ ｐ−ＧａＡｓキャップ層 １５ ｐ電極 １６ ｎ型電極 １７ マイクロクリスタルシリコン膜 １８ ＳｉＯ2薄膜 １９ ＡＲコーティング ２０ 第１のＣｒ／Ａｕ電極 ２１ Ａｌ電極 ２２ ポリイミド膜 ２３ 第２のＣｒ／Ａｕ電極 ２４ ポリイミド膜 ２５ ｎ−ＤＢＲ層 ２６ ｎ−ＤＢＲ層
Claims (1)
- 【特許請求の範囲】 【請求項１】 閾値強度以上の入力光の入射によりある
一定の出力光強度を保持する光メモリーアレイにおい
て、半導体基板上に入力光を照射することにより電気出
力が変化する受光部と、前記電気出力によりバイアス光
の反射率が変化しかつ多重量子井戸構造をｉ層に含むＭ
ＱＷ−ｐｉｎ構造からなる光変調部と、前記受光部と前
記光変調部との間に導伝性を有しかつバイアス光を一定
の透過率で受光部に通過させる半導体多層膜とが基板面
に垂直に積層された構造からなり、前記受光部と前記光
変調部とが電気的に並列に接続されるとともに直列に負
荷抵抗と定電圧源とが接続されたことを特徴とする光メ
モリーアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19832791A JPH0519323A (ja) | 1991-07-15 | 1991-07-15 | 光メモリーアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19832791A JPH0519323A (ja) | 1991-07-15 | 1991-07-15 | 光メモリーアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519323A true JPH0519323A (ja) | 1993-01-29 |
Family
ID=16389267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19832791A Pending JPH0519323A (ja) | 1991-07-15 | 1991-07-15 | 光メモリーアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244248A (ja) * | 1995-04-28 | 2005-09-08 | Fujitsu Ltd | 光半導体記憶装置の書込み読出し方法 |
-
1991
- 1991-07-15 JP JP19832791A patent/JPH0519323A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244248A (ja) * | 1995-04-28 | 2005-09-08 | Fujitsu Ltd | 光半導体記憶装置の書込み読出し方法 |
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