JP2657289B2 - 光ゲートアレイ - Google Patents
光ゲートアレイInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、複数の光の2次元入力情報間の論理演算を
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイに関するものである。
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイに関するものである。
[従来の技術] 従来、光ゲートアレイは、光情報処理や光信号処理の
キーデバイスとしてその開発が非常に望まれている。従
来、この種の素子としては、例えば文献「アプライド・
フィジックス・レターズ52巻,1419頁」に見られるよう
に同一半導体基板上に形成された2つの多重量子井戸
(MQW)pin型光変換器を外部電極により直列接続し、か
つその両端に定電圧源を接続した構成を有し、第1のpi
n型光変調器の光入力強度により、第2のpin型光変調器
に照射された光の透過光を変化させる機能を有する「シ
ンメトリック・シード(S−SEED)」と呼ばれる素子が
提案されている。この素子では、量子閉じ込めシュタル
ク効果(QCSE)により、一定バイアスされた光の透過光
をそれと同一波長の入力光により制御することができ
る。その構成および特性を第12図を用いて説明する。第
12図(a)に要部断面図で示すようにp−AlGaAs層101,
i−MQW層102,n−AlGaAs層103で構成されるMQW−pin構造
1001がip−AlGaAs絶縁層110を介してGaAs基板120上に積
層されている。第1のMQW−pin構造1001のn−AlGaAs層
103と第2のMQW−pin構造1002のp−AlGaAs層101とが絶
縁膜130を介して電極140により接続されている。なお、
150は定電圧源である。
キーデバイスとしてその開発が非常に望まれている。従
来、この種の素子としては、例えば文献「アプライド・
フィジックス・レターズ52巻,1419頁」に見られるよう
に同一半導体基板上に形成された2つの多重量子井戸
(MQW)pin型光変換器を外部電極により直列接続し、か
つその両端に定電圧源を接続した構成を有し、第1のpi
n型光変調器の光入力強度により、第2のpin型光変調器
に照射された光の透過光を変化させる機能を有する「シ
ンメトリック・シード(S−SEED)」と呼ばれる素子が
提案されている。この素子では、量子閉じ込めシュタル
ク効果(QCSE)により、一定バイアスされた光の透過光
をそれと同一波長の入力光により制御することができ
る。その構成および特性を第12図を用いて説明する。第
12図(a)に要部断面図で示すようにp−AlGaAs層101,
i−MQW層102,n−AlGaAs層103で構成されるMQW−pin構造
1001がip−AlGaAs絶縁層110を介してGaAs基板120上に積
層されている。第1のMQW−pin構造1001のn−AlGaAs層
103と第2のMQW−pin構造1002のp−AlGaAs層101とが絶
縁膜130を介して電極140により接続されている。なお、
150は定電圧源である。
このような構成において、第1のMQW−pin構造(光検
知部)1001に入射される入力光をPin,第2のMQW−pin構
造(光変調部)1002に入射されるバイアス光をPbias,そ
の透過光をPoutとすると、Pin−Pout特性には第12図
(b)に示す正論理型の双安定特性が表される。
知部)1001に入射される入力光をPin,第2のMQW−pin構
造(光変調部)1002に入射されるバイアス光をPbias,そ
の透過光をPoutとすると、Pin−Pout特性には第12図
(b)に示す正論理型の双安定特性が表される。
[発明が解決しようとする課題] しかしながら、前述した光ゲートアレイでは、次の5
つの問題があった。
つの問題があった。
(1)1ゲート当りの入力数が1個であることから、複
数の光入力間の論理演算を行うには複数個のゲートを用
いる必要があった。
数の光入力間の論理演算を行うには複数個のゲートを用
いる必要があった。
(2)光変調部の消光比が低いため、この光ゲートアレ
イを多段に接続して動作させるためには2本の入力光を
用いて差動動作させる必要があり、第8図に示すように
2個のpin構造で1ゲートを構成する必要があった。
イを多段に接続して動作させるためには2本の入力光を
用いて差動動作させる必要があり、第8図に示すように
2個のpin構造で1ゲートを構成する必要があった。
(3)光検知部の利得がなく、ゲート動作させるために
はバイアス光と同程度の入力光強度が必要であった。
はバイアス光と同程度の入力光強度が必要であった。
(4)入力光をゼロにすると、オフ状態にリセットされ
るため、オン状態を保持するためには一定強度の光を常
に照射しておく必要があった。
るため、オン状態を保持するためには一定強度の光を常
に照射しておく必要があった。
(5)S/N比向上の利点から入力光とバイアス光との分
離が必要となり、高精度で複雑な光学系が必要とされ
た。
離が必要となり、高精度で複雑な光学系が必要とされ
た。
したがって本発明の目的は、複数入力間の論理演算が
1個のゲートで可能にし、かつ消光比が大きく、利得を
有し、構成が簡単でメモリ性を有する光ゲートアレイを
得ることにある。
1個のゲートで可能にし、かつ消光比が大きく、利得を
有し、構成が簡単でメモリ性を有する光ゲートアレイを
得ることにある。
[課題を解決するための手段] このような課題を解決するために本発明による光ゲー
トアレイは、半導体基板上に入力光を照射することによ
り電気出力が変化する複数の光検知部と、この電気出力
により光出力高度が変化する機能を有しかつ多重量子井
戸構造をi層に含み、多層反射構造をp層またはn層に
含むpin構造からなる一つの光変調部とが基板面に垂直
方向もしくは平行方向に配置され、複数の光検知部を電
気的に結線して構成される一対の接続端を有する光入力
部と、光変調部からなる光出力部とを並列または直列に
接続してなるゲートが2次元的に配列されるようにした
ものである。
トアレイは、半導体基板上に入力光を照射することによ
り電気出力が変化する複数の光検知部と、この電気出力
により光出力高度が変化する機能を有しかつ多重量子井
戸構造をi層に含み、多層反射構造をp層またはn層に
含むpin構造からなる一つの光変調部とが基板面に垂直
方向もしくは平行方向に配置され、複数の光検知部を電
気的に結線して構成される一対の接続端を有する光入力
部と、光変調部からなる光出力部とを並列または直列に
接続してなるゲートが2次元的に配列されるようにした
ものである。
[作用] 本発明による光ゲートアレイにおいては、以下に説明
する作用により上記問題が解決される。
する作用により上記問題が解決される。
(1)本発明による光ゲートアレイでは、1ゲート当た
り複数の光検知部を含むので、多値間論理演算が1ゲー
トで可能となる。
り複数の光検知部を含むので、多値間論理演算が1ゲー
トで可能となる。
(2)本発明による光ゲートアレイでは、次の3つの構
造上の特徴により高コントラストが得られるので、単一
にpin構造で光三端子動作が可能となる。
造上の特徴により高コントラストが得られるので、単一
にpin構造で光三端子動作が可能となる。
i−MQW層の厚さは、空乏層化し得る限度一杯まで厚
くてある。
くてある。
i−MQW層の障壁層の厚さを井戸層の半分以下に薄く
することになり、井戸層の総厚、すなわち実効的な吸収
長を長くしている。
することになり、井戸層の総厚、すなわち実効的な吸収
長を長くしている。
p層またはn層をDBR(ディストリビューテッド・ブ
ラッグ・リフレクタ)構造とすることにより、実効的な
吸収長を2倍としている。
ラッグ・リフレクタ)構造とすることにより、実効的な
吸収長を2倍としている。
(3)が検知部がフォトトランジスタまたはサイリスタ
の光ゲートアレイでは高利得の光三端子動作が可能とな
る。
の光ゲートアレイでは高利得の光三端子動作が可能とな
る。
(4)光検知部がサイリスタの光ゲートアレイでは入力
光をオフしてもスイッチング後の光出力状態が保持され
る機能を有する。
光をオフしてもスイッチング後の光出力状態が保持され
る機能を有する。
(5)入力光とバイアス光とが半導体基板を境にそれぞ
れ逆方向から入射され、出力光はバイアス光の反射光と
して取り出されるので、入力光と出力光とは完全に分離
される。
れ逆方向から入射され、出力光はバイアス光の反射光と
して取り出されるので、入力光と出力光とは完全に分離
される。
[実施例] 以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第1図(a)〜(d)は本発明による光ゲートアレイ
の概略構成を示す断面構成図であり、第2図(a)〜
(d)は第1図に対応する等価的なブロック図を示した
ものである。本発明による光ゲートアレイの基本構造
は、絶縁性基板ISまたは導電性半導体基板CS上に光検知
部Sが複数個形成され、さらにそのうちの1個の光検知
部Sの上には光変調部Mが形成されるとともに1対の電
極Cが形成されており、その間に図示しないが定電圧源
が接続されている。また、複数の入力光Pinは基板側よ
り光検知部Sに入射され、出力光Poutは光変調部Mに照
射されたバイアス光Pbiasの反射光として出力される。
光検知部Sと光変調部Mとの接続方法および複数の光検
知部S相互の接続方法により次の4種のゲートが可能で
ある。それに応じて基板の導電性,電極の取り出し位置
が異なる。以上をまとめると、下記表1のようになる。
の概略構成を示す断面構成図であり、第2図(a)〜
(d)は第1図に対応する等価的なブロック図を示した
ものである。本発明による光ゲートアレイの基本構造
は、絶縁性基板ISまたは導電性半導体基板CS上に光検知
部Sが複数個形成され、さらにそのうちの1個の光検知
部Sの上には光変調部Mが形成されるとともに1対の電
極Cが形成されており、その間に図示しないが定電圧源
が接続されている。また、複数の入力光Pinは基板側よ
り光検知部Sに入射され、出力光Poutは光変調部Mに照
射されたバイアス光Pbiasの反射光として出力される。
光検知部Sと光変調部Mとの接続方法および複数の光検
知部S相互の接続方法により次の4種のゲートが可能で
ある。それに応じて基板の導電性,電極の取り出し位置
が異なる。以上をまとめると、下記表1のようになる。
光検知部Sは、例えばフォトダイオード(以下PDと呼
ぶ),ヘテロフォトトランジスタ(以下HPTと呼ぶ),
サイリスタ(以下SIと呼ぶ)で構成される。光変調部M
は屈折率の異なる2つの半導体層を交互に複数組積層し
た構造からなるDBR層,バンドギャップの異なる2つの
半導体薄層を交互に複数組積層した構造からなるMQWお
よびクラッド層からなる反射形MQW変調器で構成され
る。
ぶ),ヘテロフォトトランジスタ(以下HPTと呼ぶ),
サイリスタ(以下SIと呼ぶ)で構成される。光変調部M
は屈折率の異なる2つの半導体層を交互に複数組積層し
た構造からなるDBR層,バンドギャップの異なる2つの
半導体薄層を交互に複数組積層した構造からなるMQWお
よびクラッド層からなる反射形MQW変調器で構成され
る。
次に第3図から第8図を用いて本発明による光ゲート
アレイの動作原理を説明する。
アレイの動作原理を説明する。
まず、MQW変調器の動作原理を第3図を用いて説明す
る。
る。
第3図はMQW−pin変調器の動作原理を説明する図であ
る。同図(a)は、同図(b)に示すMQW−pin構造のMQ
W光変調器MDに逆バイアス電圧Vを印加したときのi層
の吸収スペクトルの変化を示す。量子閉じ込めシュタル
ク効果(QCSE)により、吸収端付近に現れる励起子吸収
ピークが逆バイアス電圧Vの増加とともに長波長側にシ
フトする。ここで吸収端、すなわち逆バイアス印加時
(V−VR)の励起子吸収波長をλ1,ゼロバイアス時(V
=0)の励起子吸収波長をλ2とする。これらの波長に
おける光出力Poutの強度の電圧依存性を第3図(c)に
示す。第3図(c)に示すように波長λ1の場合、逆バ
イアス電圧Vの増加とともに光出力Poutの強度は減少
し、波長λ2の場合は逆に増加する。以上のようにMQW
−pin構造のMQW光変調器MDの光出力強度は逆バイアス電
圧により変化させることができ、その増減の方向は動作
波長により選択できる。なお、以降の説明では動作波長
をλ1とした場合を前提としている。
る。同図(a)は、同図(b)に示すMQW−pin構造のMQ
W光変調器MDに逆バイアス電圧Vを印加したときのi層
の吸収スペクトルの変化を示す。量子閉じ込めシュタル
ク効果(QCSE)により、吸収端付近に現れる励起子吸収
ピークが逆バイアス電圧Vの増加とともに長波長側にシ
フトする。ここで吸収端、すなわち逆バイアス印加時
(V−VR)の励起子吸収波長をλ1,ゼロバイアス時(V
=0)の励起子吸収波長をλ2とする。これらの波長に
おける光出力Poutの強度の電圧依存性を第3図(c)に
示す。第3図(c)に示すように波長λ1の場合、逆バ
イアス電圧Vの増加とともに光出力Poutの強度は減少
し、波長λ2の場合は逆に増加する。以上のようにMQW
−pin構造のMQW光変調器MDの光出力強度は逆バイアス電
圧により変化させることができ、その増減の方向は動作
波長により選択できる。なお、以降の説明では動作波長
をλ1とした場合を前提としている。
次にMQW変調器と単一の光検知器とを結合した場合の
動作原理を説明する。
動作原理を説明する。
第4図(a)はMQW光変調器MDとフォトダイオードPD
または第4図(b)に示すようにフォトトランジスタHP
Tとを直列接続した場合である。光入力Pin=0の場合、
フォトダイオードPDなどはオープン状態であるため、MQ
W光変調器MDはゼロバイアス状態となり、高出力状態
(光出力Pout=1)となる。光入力Pin=1の場合、フ
ォトダイオードPDなどは短絡状態となるため、MQW光変
調器MDは逆バイアス状態となり、低出力状態(Pout=
0)となる。すなわちPin−Pout特性には第4図(c)
に示すようにNOR型のゲート特性があらわれる。
または第4図(b)に示すようにフォトトランジスタHP
Tとを直列接続した場合である。光入力Pin=0の場合、
フォトダイオードPDなどはオープン状態であるため、MQ
W光変調器MDはゼロバイアス状態となり、高出力状態
(光出力Pout=1)となる。光入力Pin=1の場合、フ
ォトダイオードPDなどは短絡状態となるため、MQW光変
調器MDは逆バイアス状態となり、低出力状態(Pout=
0)となる。すなわちPin−Pout特性には第4図(c)
に示すようにNOR型のゲート特性があらわれる。
第5図(a)はMQW光変調器MDとフォドダイオードPD
または第5図(b)に示すようにフォトトランジスタHP
Tとを並列接続した場合である、なお、この場合、定電
圧源との間に負荷抵抗Rが接続されている。光入力Pin
=0の場合、フォトダイオードPDなどはオープン状態で
あるため、MQW光変調器MDは逆バイアス状態となり、低
出力状態(光出力Pout=0)となる。光入力Pin=1の
場合、フォトダイオードPDなどは短絡状態となるため、
MQW光変調器MDはゼロバイアス状態となり、高出力状態
(Pout=1)となる。すなわちPin−Pout特性には第5
図(c)に示すようにOR型のゲート特性があらわれる。
または第5図(b)に示すようにフォトトランジスタHP
Tとを並列接続した場合である、なお、この場合、定電
圧源との間に負荷抵抗Rが接続されている。光入力Pin
=0の場合、フォトダイオードPDなどはオープン状態で
あるため、MQW光変調器MDは逆バイアス状態となり、低
出力状態(光出力Pout=0)となる。光入力Pin=1の
場合、フォトダイオードPDなどは短絡状態となるため、
MQW光変調器MDはゼロバイアス状態となり、高出力状態
(Pout=1)となる。すなわちPin−Pout特性には第5
図(c)に示すようにOR型のゲート特性があらわれる。
第6図(a)はMQW光変調器MDとサイリスタSIとを直
列接続した場合である。光入力Pin=0の場合、サイリ
スタSIはオフ状態であるため、MQW光変調器MDはゼロバ
イアス状態となり、高出力状態(光出力Pout=1)とな
る。光入力Pin=1の場合、サイリスタSIはオン状態と
なるため、MQW光変調器MDは逆バイアス状態となり、低
出力状態(Pout=0)となる。ここで一旦サイリスタSI
がオン状態になると、例え光入力Pin=0としてもその
状態を保持するため、光出力Pout=0のままである。す
なわちPin−Pout特性には第6図(b)に示すようにメ
モリ性を有するNOR型のゲート特性があらわれる。光出
力Pout=1をリセットするには、MQW光変調器MDのバイ
アス光を切るか、定電圧源を切るかもしくはサイリスタ
SIを短絡すれば良い。
列接続した場合である。光入力Pin=0の場合、サイリ
スタSIはオフ状態であるため、MQW光変調器MDはゼロバ
イアス状態となり、高出力状態(光出力Pout=1)とな
る。光入力Pin=1の場合、サイリスタSIはオン状態と
なるため、MQW光変調器MDは逆バイアス状態となり、低
出力状態(Pout=0)となる。ここで一旦サイリスタSI
がオン状態になると、例え光入力Pin=0としてもその
状態を保持するため、光出力Pout=0のままである。す
なわちPin−Pout特性には第6図(b)に示すようにメ
モリ性を有するNOR型のゲート特性があらわれる。光出
力Pout=1をリセットするには、MQW光変調器MDのバイ
アス光を切るか、定電圧源を切るかもしくはサイリスタ
SIを短絡すれば良い。
第7図は(a)はMQW光変調器MDとサイリスタSIとを
並列接続した場合である。光入力Pin=0の場合、サイ
リスタSIはオフ状態であるため、MQW光変調器MDは逆バ
イアス状態となり、低出力状態(光出力Pout−0)とな
る。光入力Pin=1の場合、サイリスタSIはオン状態と
なるため、MQW光変調器MDはゼロバイアス状態となり、
低出力状態(Pout=1)となる。ここで一旦サイリスタ
SIがオン状態になると、例え光入力Pin=0としてもそ
の状態を保持するため、光出力Pout=1のままである。
すなわちPin−Pout特性には第7図(b)に示すように
メモリ性を有するOR型のゲート特性があらわれる。光出
力Pout=1をリセットするには、MQW光変調器MDのバイ
アス光を切るか、定電圧源を切るかもしくはサイリスタ
SIを短絡すれば良い。
並列接続した場合である。光入力Pin=0の場合、サイ
リスタSIはオフ状態であるため、MQW光変調器MDは逆バ
イアス状態となり、低出力状態(光出力Pout−0)とな
る。光入力Pin=1の場合、サイリスタSIはオン状態と
なるため、MQW光変調器MDはゼロバイアス状態となり、
低出力状態(Pout=1)となる。ここで一旦サイリスタ
SIがオン状態になると、例え光入力Pin=0としてもそ
の状態を保持するため、光出力Pout=1のままである。
すなわちPin−Pout特性には第7図(b)に示すように
メモリ性を有するOR型のゲート特性があらわれる。光出
力Pout=1をリセットするには、MQW光変調器MDのバイ
アス光を切るか、定電圧源を切るかもしくはサイリスタ
SIを短絡すれば良い。
次に光検知部Sが複数のフォトダイオードPDで構成さ
れる場合の動作について説明する。以下に説明すること
は、光検知部SがフォトダイオードPD,フォトトランジ
スタHPT,サイリスタSIなどの全ての場合に共通する。
れる場合の動作について説明する。以下に説明すること
は、光検知部SがフォトダイオードPD,フォトトランジ
スタHPT,サイリスタSIなどの全ての場合に共通する。
第8図(a)は直−直型、すなわちMQW光変調器MDと
n個のフォトダイオードPDとが全て直列接続された場合
である。n個のフォトダイオードPD1,PD2,……,PDnの全
てに光が入力された場合(Pin1=Pin2=……=Pinn=
1)のみMQW光変調器MDは低出力状態(Pout=0)にス
イッチングされるため、NANDゲートとなる(下記真理値
表2参照)。
n個のフォトダイオードPDとが全て直列接続された場合
である。n個のフォトダイオードPD1,PD2,……,PDnの全
てに光が入力された場合(Pin1=Pin2=……=Pinn=
1)のみMQW光変調器MDは低出力状態(Pout=0)にス
イッチングされるため、NANDゲートとなる(下記真理値
表2参照)。
第8図(b)は直−並型、すなわちn個のフォトダイ
オードPDが全て並列接続され、さらにこれらがMQW光変
調器MDと直列接続された場合である。n個のフォトダイ
オードPD1,PD2,……,PDnのいずれかに光入力された場合
(Pin1=1,Pin2=1,……またはPinn=1)、MQW光変調
器MDは低出力状態(Pout=0)にスイッチングされるた
め、にNORゲートとなる(下記真理値表3参照)。
オードPDが全て並列接続され、さらにこれらがMQW光変
調器MDと直列接続された場合である。n個のフォトダイ
オードPD1,PD2,……,PDnのいずれかに光入力された場合
(Pin1=1,Pin2=1,……またはPinn=1)、MQW光変調
器MDは低出力状態(Pout=0)にスイッチングされるた
め、にNORゲートとなる(下記真理値表3参照)。
第8図(c)は並−直型、すなわちn個のフォトダイ
オードPDが直列接続され、さらにこれらがMQW光変調器M
Dと並列接続された場合である。n個のフォトダイオー
ドPD1,PD2,……,PDnの全てに光入力された場合(Pin1=
Pin2=……Pinn=1)のみMQW光変調器MDは高出力状態
(Pout=1)にスイッチングされるため、ANDゲートと
なる(下記真理値表4参照)。
オードPDが直列接続され、さらにこれらがMQW光変調器M
Dと並列接続された場合である。n個のフォトダイオー
ドPD1,PD2,……,PDnの全てに光入力された場合(Pin1=
Pin2=……Pinn=1)のみMQW光変調器MDは高出力状態
(Pout=1)にスイッチングされるため、ANDゲートと
なる(下記真理値表4参照)。
第8図(d)は並−並型、すなわちMQW光変調器MDと
n個のフォトダイオードPD全てが並列接続された場合で
ある。n個のフォトダイオードPD1,PD2,……,PDnのいず
れかに光入力された場合(Pin1=1,Pin2=1,……または
Pinn=1)、MQW光変調器MDは高出力状態(Pout=1)
にスイッチングされるため、ORゲートとなる(下記真理
値表5参照)。
n個のフォトダイオードPD全てが並列接続された場合で
ある。n個のフォトダイオードPD1,PD2,……,PDnのいず
れかに光入力された場合(Pin1=1,Pin2=1,……または
Pinn=1)、MQW光変調器MDは高出力状態(Pout=1)
にスイッチングされるため、ORゲートとなる(下記真理
値表5参照)。
以上のようにフォトダイオードPDとMQW光変調器MDお
よびフォトダイオードPD相互の接続方法によりNAND,NO
R,AND,ORゲートが可能となる。
よびフォトダイオードPD相互の接続方法によりNAND,NO
R,AND,ORゲートが可能となる。
次に本発明による光ゲートアレイのMQW−pin構造にお
いて、高コンラストを得るための改良点をAlGaAs/GaAs
系を例として説明する。
いて、高コンラストを得るための改良点をAlGaAs/GaAs
系を例として説明する。
まず、第1にMQW−i層の残留キャリア濃度を通常値
よりも2桁程度低い1014cm-3に低減化することにより、
ゼロバイアス時で空乏化し得る最大i層厚を従来の4倍
の4μmに伸ばし、この値を光ゲートアレイに適用し
た。
よりも2桁程度低い1014cm-3に低減化することにより、
ゼロバイアス時で空乏化し得る最大i層厚を従来の4倍
の4μmに伸ばし、この値を光ゲートアレイに適用し
た。
第2にAlGaAs障壁層の厚さを従来の1/2の50Åとする
ことにより、i−MQW層に含まれる井戸層の総数を1.5倍
近く増加させた。すなわちi−MQW層の厚さを4μmと
した場合、従来のMQW構造(障壁層100Å,井戸層100
Å)では200周期であるが、本発明に係わる構造(障壁
層50Å,井戸層100Å)では270周期が可能である。
ことにより、i−MQW層に含まれる井戸層の総数を1.5倍
近く増加させた。すなわちi−MQW層の厚さを4μmと
した場合、従来のMQW構造(障壁層100Å,井戸層100
Å)では200周期であるが、本発明に係わる構造(障壁
層50Å,井戸層100Å)では270周期が可能である。
第3にn−AlAs層(715Å)とn−Al0.3Ga0.7As層(6
29Å)とを交互に25周期積層させたDBR(ディストリビ
ューテッド・ブラッグ・リフレクタ)構造とすることに
より、実効的な吸収長を2倍とした。
29Å)とを交互に25周期積層させたDBR(ディストリビ
ューテッド・ブラッグ・リフレクタ)構造とすることに
より、実効的な吸収長を2倍とした。
以上により、従来の30倍以上の消光比(100:1)を得
ることができる。なお、これらの改良点はInGaAs/InP,I
nAlAs/InGaAs,GaAs/InGaAsなどの他の材料系にも適用で
きる。
ることができる。なお、これらの改良点はInGaAs/InP,I
nAlAs/InGaAs,GaAs/InGaAsなどの他の材料系にも適用で
きる。
[具体例] PDにpinフォトダイオードとし、4種にゲートをGaAs/
AlGaAs系で実現した例を下記(1)から(4)に説明す
る。次に特にNANDゲート(直−直形)についてPDをHPT
およびサイリスタとした素子を(5)〜(6)に説明す
る。さらにHPT構成NANDゲートについて他の材料系、す
なわちGaAs/InGaAs系,InGaAs/InAlAs系,InGaAs/InP系で
実現した例を(7)から(9)に説明する。
AlGaAs系で実現した例を下記(1)から(4)に説明す
る。次に特にNANDゲート(直−直形)についてPDをHPT
およびサイリスタとした素子を(5)〜(6)に説明す
る。さらにHPT構成NANDゲートについて他の材料系、す
なわちGaAs/InGaAs系,InGaAs/InAlAs系,InGaAs/InP系で
実現した例を(7)から(9)に説明する。
(1)GaAs/AlGaAs系PD構成NANDゲート 第9図(a)に示すように半絶縁性GaAs基板1A上にコ
ンタクト層としてのn+−GaAs層(厚さ2μm)21,n−Al
0.3Ga0.7As層(厚さ0.5μm)22,i−GaAs層(厚さ4μ
m)23,p−Al0.3Ga0.7As層(厚さ0.5μm)24で形成さ
れるpinフォトダイオード2と、p++−GaAs層(厚さ0.1
μm)31,n++GaAs層(厚さ0.1μm)32で形成されるト
ンネル接合3と、n−AlAs層(厚さ629Å)とn−Al0.3
Ga0.7As層(厚さ715Å)とを交互に25周期積層させた構
造のn−DBR層41,アンドープGaAs層(厚さ100Å)とア
ンドープAl0.3Ga0.7As層(厚さ50Å)とを交互に270周
期積層させた構造のi−MQW層42,p−Al0.3Ga0.7As層
(厚さ0.5μm)43,p+−GaAs層(厚さ0.1μm)で形成
されるMQW−pin構造からなるMQW変調器4とを分子線エ
ピタキシャル成長により積層した。p型,n型ドーパント
にはそれぞれBe,Siを用いた。
ンタクト層としてのn+−GaAs層(厚さ2μm)21,n−Al
0.3Ga0.7As層(厚さ0.5μm)22,i−GaAs層(厚さ4μ
m)23,p−Al0.3Ga0.7As層(厚さ0.5μm)24で形成さ
れるpinフォトダイオード2と、p++−GaAs層(厚さ0.1
μm)31,n++GaAs層(厚さ0.1μm)32で形成されるト
ンネル接合3と、n−AlAs層(厚さ629Å)とn−Al0.3
Ga0.7As層(厚さ715Å)とを交互に25周期積層させた構
造のn−DBR層41,アンドープGaAs層(厚さ100Å)とア
ンドープAl0.3Ga0.7As層(厚さ50Å)とを交互に270周
期積層させた構造のi−MQW層42,p−Al0.3Ga0.7As層
(厚さ0.5μm)43,p+−GaAs層(厚さ0.1μm)で形成
されるMQW−pin構造からなるMQW変調器4とを分子線エ
ピタキシャル成長により積層した。p型,n型ドーパント
にはそれぞれBe,Siを用いた。
成長ウエハより1.5cm角のチップを切り出した。その
中央部の1cm角の範囲にわたって100μm角,200μmピッ
チで50×50のマトリックス状にメサ分割し、ビット構成
素子を形成した。MQW変調器4とpinフォトダイオード2
との積層部分を5列(間隔10列)残し、それに隣接する
9列(合計45列)のMQW変調器4とトンネル接合3とを
選択エッチングにより除去し、pinフォトダイオード2
のp層24を露出させた。なお、pinフォトダイオード2
のn+層部分は選択エッチングにより露出させており、そ
の広さは100μ×40μmである。以上より、10個のビッ
ト構成素子で1ゲートを構成した。
中央部の1cm角の範囲にわたって100μm角,200μmピッ
チで50×50のマトリックス状にメサ分割し、ビット構成
素子を形成した。MQW変調器4とpinフォトダイオード2
との積層部分を5列(間隔10列)残し、それに隣接する
9列(合計45列)のMQW変調器4とトンネル接合3とを
選択エッチングにより除去し、pinフォトダイオード2
のp層24を露出させた。なお、pinフォトダイオード2
のn+層部分は選択エッチングにより露出させており、そ
の広さは100μ×40μmである。以上より、10個のビッ
ト構成素子で1ゲートを構成した。
MQW変調器4のp−GaAs層43の表面には80μm×20μ
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,pin
フォトダイオード2の露出したp層24には80μm×40μ
mの第2のAuZnNi電極(厚さ1000Å)6,pinフォトダイ
オード2の露出したn+層21には80μm×20μmの第1の
AuGeNi電極(厚さ1000Å)7を形成した。各メサ構造の
側面をSiN膜8により絶縁した。10個のpinフォトダイオ
ード2を直列接続するために第1のAuGeNi電極7とそれ
に隣接するpinフォトダイオード2の第2のAuZnNi電極
6とを接続する第1のCr/Au電極9を形成した。また、
各ゲート構成素子の第1のAuZnNi電極5相互を接続する
ために第2のCr/Au電極10を形成し、また、最終段のpin
フォトダイオード2の第1のAuGeNi電極7相互を接続す
るために第3のCr/Au電極11を形成した。受光部分とな
るp−GaAs層43と素子裏側のGaAs基板1Aとをそれぞれ選
択エッチングにより剥離した後、SiO2/TiO2多層反射防
止膜12を形成した。
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,pin
フォトダイオード2の露出したp層24には80μm×40μ
mの第2のAuZnNi電極(厚さ1000Å)6,pinフォトダイ
オード2の露出したn+層21には80μm×20μmの第1の
AuGeNi電極(厚さ1000Å)7を形成した。各メサ構造の
側面をSiN膜8により絶縁した。10個のpinフォトダイオ
ード2を直列接続するために第1のAuGeNi電極7とそれ
に隣接するpinフォトダイオード2の第2のAuZnNi電極
6とを接続する第1のCr/Au電極9を形成した。また、
各ゲート構成素子の第1のAuZnNi電極5相互を接続する
ために第2のCr/Au電極10を形成し、また、最終段のpin
フォトダイオード2の第1のAuGeNi電極7相互を接続す
るために第3のCr/Au電極11を形成した。受光部分とな
るp−GaAs層43と素子裏側のGaAs基板1Aとをそれぞれ選
択エッチングにより剥離した後、SiO2/TiO2多層反射防
止膜12を形成した。
第2のCr/Au電極10と第3のCr/Au電極11との間に定電
圧源(30V)とを接続した。入力光,バイアス光ともに8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinフォトダイオード2に入射
させ、その入力光Pinの強度を0〜1mWの範囲で変化させ
た。バイアス光として強度1mWのレーザ光をスポット径2
0μm以下に絞り込み、素子表面の光入出力部に入射さ
せ、その反射光Poutの強度をパワーメータにより測定し
た。全ての光入力Pinが0.5mWを越えたときのみ第4図に
示すように負論理型ゲート特性があらわれ、消光比(P
outH/PoutL)は100:1,応答速度は10nsであった。
圧源(30V)とを接続した。入力光,バイアス光ともに8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinフォトダイオード2に入射
させ、その入力光Pinの強度を0〜1mWの範囲で変化させ
た。バイアス光として強度1mWのレーザ光をスポット径2
0μm以下に絞り込み、素子表面の光入出力部に入射さ
せ、その反射光Poutの強度をパワーメータにより測定し
た。全ての光入力Pinが0.5mWを越えたときのみ第4図に
示すように負論理型ゲート特性があらわれ、消光比(P
outH/PoutL)は100:1,応答速度は10nsであった。
(2)GaAs/AlGaAs系PD構成NORゲート 第9図(b)に層構成を示す。この構成は第9図
(a)と同様である。
(a)と同様である。
成長ウエハより1.5cm角のチップを切り出した。その
中央部の1cm角の範囲にわたって100μm角,200μmピッ
チで50×50のマトリックス状にメサ分割し、ピット構成
素子を形成した。MQW変調器4とpinフォトダイオード2
との積層部分を5列(間隔10列)残し、それに隣接する
9列(合計45列)のMQW変調器4とトンネル接合3とを
選択エッチングにより除去し、pinフォトダイオード2
のp層24を露出させた。なお、MQW変調器が積層されて
いるpinフォトダイオード2のp層24の一部分も選択エ
ッチングにより露出させており、その広さは100μm×4
0μmである。以上より、10個のビット構成素子で1ゲ
ートを構成した。
中央部の1cm角の範囲にわたって100μm角,200μmピッ
チで50×50のマトリックス状にメサ分割し、ピット構成
素子を形成した。MQW変調器4とpinフォトダイオード2
との積層部分を5列(間隔10列)残し、それに隣接する
9列(合計45列)のMQW変調器4とトンネル接合3とを
選択エッチングにより除去し、pinフォトダイオード2
のp層24を露出させた。なお、MQW変調器が積層されて
いるpinフォトダイオード2のp層24の一部分も選択エ
ッチングにより露出させており、その広さは100μm×4
0μmである。以上より、10個のビット構成素子で1ゲ
ートを構成した。
MQW変調器4のp−GaAs層43の表面には80μm×20μ
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,MQW
変調器4が積層されているpinフォトダイオード2の露
出したp層24には80μm×20μmの第2のAuZnNi電極
(厚さ1000Å)6,全面露出したpinフォトダイオード2
のp層24には80μm×80μmの第3のAuZnNi電極(厚さ
1000Å)13,n型半導体基板1の裏面には第1のAuGeNi/C
r/Au電極(厚さ2000Å)14を形成した。各メサ構造の側
面をSiN膜8により絶縁した。10個のpinフォトダイオー
ド2を並列接続するために第2のAuZnNi電極6とそれに
隣接するpinフォトダイオード2の第3のAuZnNi電極13
とを接続する第1のCr/Au電極9を形成した。また、各
ゲート構成素子の第1のAuZnNi電極5相互を接続するた
めに第2のCr/Au電極10を形成した。受光部分となるp
−GaAs層43と素子裏側のn型半導体基板1とをそれぞれ
選択エッチングにより剥離した後、SiO2/TiO2多層反射
防止膜を形成した。
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,MQW
変調器4が積層されているpinフォトダイオード2の露
出したp層24には80μm×20μmの第2のAuZnNi電極
(厚さ1000Å)6,全面露出したpinフォトダイオード2
のp層24には80μm×80μmの第3のAuZnNi電極(厚さ
1000Å)13,n型半導体基板1の裏面には第1のAuGeNi/C
r/Au電極(厚さ2000Å)14を形成した。各メサ構造の側
面をSiN膜8により絶縁した。10個のpinフォトダイオー
ド2を並列接続するために第2のAuZnNi電極6とそれに
隣接するpinフォトダイオード2の第3のAuZnNi電極13
とを接続する第1のCr/Au電極9を形成した。また、各
ゲート構成素子の第1のAuZnNi電極5相互を接続するた
めに第2のCr/Au電極10を形成した。受光部分となるp
−GaAs層43と素子裏側のn型半導体基板1とをそれぞれ
選択エッチングにより剥離した後、SiO2/TiO2多層反射
防止膜を形成した。
第1のAuGeNi/Cr/Au電極14と第2のCr/Au電極10との
間に定電圧源(30V)とを接続した。入力光,バイアス
光ともに860nmの半導体レーザ光を用いた。1ゲート当
たり10本の入力光を基板の裏面よりpinフォトダイオー
ド2に入射させ、その入力光Pinの強度を0〜1mWの範囲
で変化させた。バイアス光として強度1mWのレーザ光を
スポット径20μm以下に絞り込み、素子表面の光入出力
部に入射させ、その反射光Poutの強度をパワーメータに
より測定した。いずれか1つの光入力Pinが0.5mWを越え
たとき、第4図に示すように負論理型ゲート特性があら
われ、消光比(PoutH/PoutL)は100:1,応答速度は10ns
であった。
間に定電圧源(30V)とを接続した。入力光,バイアス
光ともに860nmの半導体レーザ光を用いた。1ゲート当
たり10本の入力光を基板の裏面よりpinフォトダイオー
ド2に入射させ、その入力光Pinの強度を0〜1mWの範囲
で変化させた。バイアス光として強度1mWのレーザ光を
スポット径20μm以下に絞り込み、素子表面の光入出力
部に入射させ、その反射光Poutの強度をパワーメータに
より測定した。いずれか1つの光入力Pinが0.5mWを越え
たとき、第4図に示すように負論理型ゲート特性があら
われ、消光比(PoutH/PoutL)は100:1,応答速度は10ns
であった。
(3)GaAs/AlGaAs系PD構成ANDゲート 第9図(c)に示すように半絶縁性GaAs基板1A上にコ
ンタクト層としてのp+−GaAs層(厚さ2μm)25,p−Al
0.3Ga0.7As層(厚さ0.5μm)24,i−GaAs層(厚さ4μ
m)23,n−Al0.3Ga0.7As層(厚さ0.5μm)22で形成さ
れるpinフォトダイオード2と、n−AlAs層(厚さ629
Å)とn−Al0.3Ga0.7As層(厚さ715Å)とを交互に25
周期積層させた構造のn−DBR層41,アンドープGaAs層
(厚さ100Å)とアンドープAl0.3Ga0.7As層(厚さ50
Å)とを交互に270周期積層させた構造のi−MQW層42,p
−Al0.3Ga0.7As層(厚さ0.5μm)43,p+−GaAs層(厚さ
0.1μm)で形成されるMQW−pin構造からなるMQW変調器
4とを分子線エピタキシャル成長により積層した。p
型,n型ドーパントにはそれぞれBe,Siを用いた。
ンタクト層としてのp+−GaAs層(厚さ2μm)25,p−Al
0.3Ga0.7As層(厚さ0.5μm)24,i−GaAs層(厚さ4μ
m)23,n−Al0.3Ga0.7As層(厚さ0.5μm)22で形成さ
れるpinフォトダイオード2と、n−AlAs層(厚さ629
Å)とn−Al0.3Ga0.7As層(厚さ715Å)とを交互に25
周期積層させた構造のn−DBR層41,アンドープGaAs層
(厚さ100Å)とアンドープAl0.3Ga0.7As層(厚さ50
Å)とを交互に270周期積層させた構造のi−MQW層42,p
−Al0.3Ga0.7As層(厚さ0.5μm)43,p+−GaAs層(厚さ
0.1μm)で形成されるMQW−pin構造からなるMQW変調器
4とを分子線エピタキシャル成長により積層した。p
型,n型ドーパントにはそれぞれBe,Siを用いた。
成長ウエハより1.5cm角のチップを切り出した。その
中央部の1cm角の範囲にわたって100μm×140μm角,20
0μmピッチで50×50のマトリックス状にメサ分割し、
ビット構成素子を形成した。MQW変調器4とpinフォトダ
イオード2との積層部分を5列(間隔10列)残し、それ
に隣接する9列(合計45列)のMQW変調器4とトンネル
接合とを選択エッチングにより除去し、pinフォトダイ
オード2のn層22を露出させた。MQW変調器4が積層さ
れているpinフォトダイオード2のn層22の一部も選択
エッチングにより露出させ、その広さ100μm×40μm
である。なお、pinフォトダイオード2のp+層部分も選
択エッチングにより露出させており、その広さは100μ
m×40μmである。以上より、10個のビット構成素子で
1ゲートを構成した。
中央部の1cm角の範囲にわたって100μm×140μm角,20
0μmピッチで50×50のマトリックス状にメサ分割し、
ビット構成素子を形成した。MQW変調器4とpinフォトダ
イオード2との積層部分を5列(間隔10列)残し、それ
に隣接する9列(合計45列)のMQW変調器4とトンネル
接合とを選択エッチングにより除去し、pinフォトダイ
オード2のn層22を露出させた。MQW変調器4が積層さ
れているpinフォトダイオード2のn層22の一部も選択
エッチングにより露出させ、その広さ100μm×40μm
である。なお、pinフォトダイオード2のp+層部分も選
択エッチングにより露出させており、その広さは100μ
m×40μmである。以上より、10個のビット構成素子で
1ゲートを構成した。
MQW変調器4のp−GaAs層43の表面には80μm×20μ
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,MQW
変調器4が積層されているpinフォトダイオード2の露
出したn層22には80μm×20μmの第2のAuGeNi電極
(厚さ1000Å)15,全面露出したpinフォトダイオード2
のn層22には80μm×80μmの第3のAuGeNi電極(厚さ
1000Å)16,pinフォトダイオード2の露出したp+層25に
は80μm×20μmの第4のAuZnNi電極(厚さ100Å)17
を形成した。各メサ構造の側面をSiN膜8により絶縁し
た。10個のpinフォトダイオード2を直列接続するため
に第4のAuZnNi電極17とそれに隣接するpinフォトダイ
オード2の第3のAuGeNi電極16とを接続する第1のCr/A
u電極9を形成した。第1のAuZnNi電極5上には第2のC
r/Au電極10を形成し、また、第1のAuZnNi電極5と最終
段のpinフォトダイオード2の第4のAuZnNi電極17とを
接続するためにそれぞれの電極上に第3のCr/Au電極11,
第4のCr/Au電極19を形成し、それらをワイヤボンディ
ングにより接続した。受光部分となるp−GaAs層43と素
子裏側のGaAs基板1Aとをそれぞれ選択エッチングにより
剥離した後、SiO2/TiO2多層反射防止膜を形成した。
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,MQW
変調器4が積層されているpinフォトダイオード2の露
出したn層22には80μm×20μmの第2のAuGeNi電極
(厚さ1000Å)15,全面露出したpinフォトダイオード2
のn層22には80μm×80μmの第3のAuGeNi電極(厚さ
1000Å)16,pinフォトダイオード2の露出したp+層25に
は80μm×20μmの第4のAuZnNi電極(厚さ100Å)17
を形成した。各メサ構造の側面をSiN膜8により絶縁し
た。10個のpinフォトダイオード2を直列接続するため
に第4のAuZnNi電極17とそれに隣接するpinフォトダイ
オード2の第3のAuGeNi電極16とを接続する第1のCr/A
u電極9を形成した。第1のAuZnNi電極5上には第2のC
r/Au電極10を形成し、また、第1のAuZnNi電極5と最終
段のpinフォトダイオード2の第4のAuZnNi電極17とを
接続するためにそれぞれの電極上に第3のCr/Au電極11,
第4のCr/Au電極19を形成し、それらをワイヤボンディ
ングにより接続した。受光部分となるp−GaAs層43と素
子裏側のGaAs基板1Aとをそれぞれ選択エッチングにより
剥離した後、SiO2/TiO2多層反射防止膜を形成した。
第3のCr/Au電極11と第4のCr/Au電極19との間に定電
圧源(30V)とを接続した。入力光,バイアス光ともに8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinフォトダイオード2に入射
させ、その入力光Pinの強度を0〜1mWの範囲で変化させ
た。バイアス光として強度1mWのレーザ光をスポット径2
0μm以下に絞り込み、素子表面の光入出力部に入射さ
せ、その反射光Poutの強度をパワーメータにより測定し
た。全ての光入力Pinが0.5mWを越えたときのみ第6図に
示すように負論理型ゲート特性があらわれ、消光比(P
outH/PoutL)は100:1,応答速度は10nsであった。
圧源(30V)とを接続した。入力光,バイアス光ともに8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinフォトダイオード2に入射
させ、その入力光Pinの強度を0〜1mWの範囲で変化させ
た。バイアス光として強度1mWのレーザ光をスポット径2
0μm以下に絞り込み、素子表面の光入出力部に入射さ
せ、その反射光Poutの強度をパワーメータにより測定し
た。全ての光入力Pinが0.5mWを越えたときのみ第6図に
示すように負論理型ゲート特性があらわれ、消光比(P
outH/PoutL)は100:1,応答速度は10nsであった。
(4)GaSa/AlGaAs系PD構成ORゲート 第9図(d)に層構成を示す。なお、この構成は第9
図(c)と同様である。
図(c)と同様である。
成長ウエハより1.5cm角のチップを切り出した。その
中央部の1cm角の範囲にわたって100μm×100μm角,20
0μmピッチで50×50のマトリックス状にメサ分割し、
ビット構成素子を形成した。MQW変調器4とpinフォトダ
イオード2との積層部分を5列(間隔10列)残し、それ
に隣接する9列(合計45列)のMQW変調器4とトネル接
合とを選択エッチングにより除去し、pinフォトダイオ
ード2のn層22を露出させた。MQW変調器4が積層され
ているpinフォトダイオード2のn層22の一部も選択エ
ッチングにより露出させ、その広さ100μm×40μmで
ある。10個のビット構成素子で1ゲートを構成した。
中央部の1cm角の範囲にわたって100μm×100μm角,20
0μmピッチで50×50のマトリックス状にメサ分割し、
ビット構成素子を形成した。MQW変調器4とpinフォトダ
イオード2との積層部分を5列(間隔10列)残し、それ
に隣接する9列(合計45列)のMQW変調器4とトネル接
合とを選択エッチングにより除去し、pinフォトダイオ
ード2のn層22を露出させた。MQW変調器4が積層され
ているpinフォトダイオード2のn層22の一部も選択エ
ッチングにより露出させ、その広さ100μm×40μmで
ある。10個のビット構成素子で1ゲートを構成した。
MQW変調器4のp−GaAs層43の表面には80μm×20μ
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,MQW
変調器4が積層されているpinフォトダイオード2の露
出したn層22には80μm×20μmの第2のAuGeNi電極
(厚さ1000Å)15,全面露出したpinフォトダイオード2
のn層22には80μm×80μmの第3のAuGeNi電極(厚さ
1000Å)16,露出したp−GaAs基板1の表面には80μm
×20μmの第5のAuZnNi電極(厚さ1000Å)18を形成し
た。各メサ構造の側面をSiN膜8により絶縁した。10個
のpinフォトダイオード2を並列接続するために第2のA
uZnNi電極15および第2のAuGeNi電極16相互を接続する
第1のCr/Au電極9を形成した。また、第2のAuZnNi電
極15と第5のAuZnNi電極18とを接続するために第2のCr
/Au電極10を形成した。受光部分となるp−GaAs層43と
素子裏側のGaAs基板Aとをそれぞれ選択エッチングによ
り剥離した後、SiO2/TiO2多層反射防止膜を形成した。
mの第1のAuZnNiオーミック電極(厚さ1000Å)5,MQW
変調器4が積層されているpinフォトダイオード2の露
出したn層22には80μm×20μmの第2のAuGeNi電極
(厚さ1000Å)15,全面露出したpinフォトダイオード2
のn層22には80μm×80μmの第3のAuGeNi電極(厚さ
1000Å)16,露出したp−GaAs基板1の表面には80μm
×20μmの第5のAuZnNi電極(厚さ1000Å)18を形成し
た。各メサ構造の側面をSiN膜8により絶縁した。10個
のpinフォトダイオード2を並列接続するために第2のA
uZnNi電極15および第2のAuGeNi電極16相互を接続する
第1のCr/Au電極9を形成した。また、第2のAuZnNi電
極15と第5のAuZnNi電極18とを接続するために第2のCr
/Au電極10を形成した。受光部分となるp−GaAs層43と
素子裏側のGaAs基板Aとをそれぞれ選択エッチングによ
り剥離した後、SiO2/TiO2多層反射防止膜を形成した。
第1のCr/Au電極9と第2のCr/Au電極10との間に定電
圧源(30V)とを接続した。入力光,バイアス光ともに8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinフォトダイオード2に入射
させ、その入力光Pinの強度を0〜1mWの範囲で変化させ
た。バイアス光として強度1mWのレーザ光をスポット径2
0μm以下に絞り込み、素子表面の光入出力部に入射さ
せ、その反射光Poutの高度をパワーメータにより測定し
た。全ての光入力Pinが0.5mWを越えたときのみ第6図に
示すように正論理型ゲート特性が現れ、消光比(PoutH/
PoutL)は100:1,応答速度は10nsであった。
圧源(30V)とを接続した。入力光,バイアス光ともに8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinフォトダイオード2に入射
させ、その入力光Pinの強度を0〜1mWの範囲で変化させ
た。バイアス光として強度1mWのレーザ光をスポット径2
0μm以下に絞り込み、素子表面の光入出力部に入射さ
せ、その反射光Poutの高度をパワーメータにより測定し
た。全ての光入力Pinが0.5mWを越えたときのみ第6図に
示すように正論理型ゲート特性が現れ、消光比(PoutH/
PoutL)は100:1,応答速度は10nsであった。
(5)GaAs/AlGaAs系HPT構成NANDゲート 第10図に示すように半絶縁性GaAs基板1A上にコンタク
ト層としてのn+−GaAs層(厚さ2μm)201,n−GaAs層
(厚さ2μm)202,p−GaAs層(厚さ2μm)203、n−
Al0.3Ga0.7As層(厚さ0.5μm)204で形成されるHPT20
とn−AlAs層(厚さ629Å)と、n−Al0.3Ga0.7As層
(厚さ715Å)とを交互に25周期積層させた構造のn−D
BR層41,アンドープGaAs層(厚さ100Å)とアンドープAl
0.3Ga0.7As層(厚さ50Å)とを交互に270周期積層させ
た構造のi−MQW層42,p−Al0.3Ga0.7As層(厚さ0.5μ
m)43,p+−GaAs層(厚さ0.1μm)で形成されるMQW−p
in構造からなるMQW変調器4とを分子線エピタキシャル
成長により積層した。p型,n型ドーパントにはそれぞれ
Be,Si用いた。その他の構成は第9図(a)と同様であ
る。
ト層としてのn+−GaAs層(厚さ2μm)201,n−GaAs層
(厚さ2μm)202,p−GaAs層(厚さ2μm)203、n−
Al0.3Ga0.7As層(厚さ0.5μm)204で形成されるHPT20
とn−AlAs層(厚さ629Å)と、n−Al0.3Ga0.7As層
(厚さ715Å)とを交互に25周期積層させた構造のn−D
BR層41,アンドープGaAs層(厚さ100Å)とアンドープAl
0.3Ga0.7As層(厚さ50Å)とを交互に270周期積層させ
た構造のi−MQW層42,p−Al0.3Ga0.7As層(厚さ0.5μ
m)43,p+−GaAs層(厚さ0.1μm)で形成されるMQW−p
in構造からなるMQW変調器4とを分子線エピタキシャル
成長により積層した。p型,n型ドーパントにはそれぞれ
Be,Si用いた。その他の構成は第9図(a)と同様であ
る。
第2のCr/Au電極21と第3のCr/Au電極22との間に定電
圧源(30V)を接続した。入力光,バイアス光ともに、8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面によりHPT20に入射させ、その入力
光Pinの強度を0〜100μWの間で変化させた。バイアス
光として強度1mWのレーザ光をスポット径20μm以下に
絞り込み、素子表面の光入出力部に入射させ、その反射
光Poutの強度をパワーメータにより測定した。全ての光
入力Pinが10μWをこえたときのみ第4図に示すように
負論理型ゲート特性があらわれ、消光比(PoutH/P
outL)は100:1、応答速度は50nsであった。
圧源(30V)を接続した。入力光,バイアス光ともに、8
60nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面によりHPT20に入射させ、その入力
光Pinの強度を0〜100μWの間で変化させた。バイアス
光として強度1mWのレーザ光をスポット径20μm以下に
絞り込み、素子表面の光入出力部に入射させ、その反射
光Poutの強度をパワーメータにより測定した。全ての光
入力Pinが10μWをこえたときのみ第4図に示すように
負論理型ゲート特性があらわれ、消光比(PoutH/P
outL)は100:1、応答速度は50nsであった。
(6)GaAs/AlGaAs系HPT構成NANDゲート 第11図に示すように半絶縁性GaAs基板1A上にコンタク
ト層としてのp+−GaAs層(厚さ2μm)301,p−Al0.3Ga
0.7As層(厚さ1μm)302,n−GaAs層(厚さ2μm)30
3,p−GaAs層(厚さ0.2μm)304、n−Al0.3Ga0.7As層
(厚さ0.5μm)35で形成されるサイリスタ30と、n−A
lAs層(厚さ629Å)と、n−Al0.3Ga0.7As層(厚さ715
Å)とを交互に25周期積層させた構造のn−DBR層41,ア
ンドープGaAs層(厚さ100Å)とアンドープAl0.3Ga0.7A
s層(厚さ50Å)とを交互に270周期積層させた構造のi
−MQW層42,p−Al0.3Ga0.7As層(厚さ0.5μm)43,p+−G
aAs層(厚さ0.1μm)で形成されるMQW−pin構造からな
るMQW変調器4とを分子線エピタキシャル成長により積
層した。p型,n型ドーパントにはそれぞれBe,Si用い
た。その他の構成は第9図(a)と同様である。
ト層としてのp+−GaAs層(厚さ2μm)301,p−Al0.3Ga
0.7As層(厚さ1μm)302,n−GaAs層(厚さ2μm)30
3,p−GaAs層(厚さ0.2μm)304、n−Al0.3Ga0.7As層
(厚さ0.5μm)35で形成されるサイリスタ30と、n−A
lAs層(厚さ629Å)と、n−Al0.3Ga0.7As層(厚さ715
Å)とを交互に25周期積層させた構造のn−DBR層41,ア
ンドープGaAs層(厚さ100Å)とアンドープAl0.3Ga0.7A
s層(厚さ50Å)とを交互に270周期積層させた構造のi
−MQW層42,p−Al0.3Ga0.7As層(厚さ0.5μm)43,p+−G
aAs層(厚さ0.1μm)で形成されるMQW−pin構造からな
るMQW変調器4とを分子線エピタキシャル成長により積
層した。p型,n型ドーパントにはそれぞれBe,Si用い
た。その他の構成は第9図(a)と同様である。
第2のCr/Au電極21と第3のCr/Au電極22との間に定電
圧源(30V)とを接続した。入力光,バイアス光とも
に、860nmの半導体レーザ光を用いた。1ゲート当たり1
0本の入力光を基板の裏面よりHPT20に入射させ、その入
力光Pinの強度を0〜100μWの間で変化させた。バイア
ス光として強度1mWのレーザ光をスポット径20μm以下
に絞り込み、素子表面の光入出力部に入射させ、その反
射光Poutの強度をパワーメータにより測定した。全ての
光入力Pinが10μWをこえたときのみ第6図に示すよう
に負論理型ゲート特性があらわれ、消光比(PoutH/Pout
L)は100:1、応答速度は50nsであった。
圧源(30V)とを接続した。入力光,バイアス光とも
に、860nmの半導体レーザ光を用いた。1ゲート当たり1
0本の入力光を基板の裏面よりHPT20に入射させ、その入
力光Pinの強度を0〜100μWの間で変化させた。バイア
ス光として強度1mWのレーザ光をスポット径20μm以下
に絞り込み、素子表面の光入出力部に入射させ、その反
射光Poutの強度をパワーメータにより測定した。全ての
光入力Pinが10μWをこえたときのみ第6図に示すよう
に負論理型ゲート特性があらわれ、消光比(PoutH/Pout
L)は100:1、応答速度は50nsであった。
(7)GaAs/InGaAs系HPT構成NANDゲート 第10図に示すように半絶縁性GaAs基板1A上にコンタク
ト層としてのn+−GaAs層(厚さ0.5μm)201,n−GaAs層
(厚さ2μm)202,p−GaAs層(厚さ0.2μm)203、n
−Al0.3Ga0.7As層(厚さ0.5μm)204で形成されるHPT2
0と、n−AlAs層(厚さ758Å)と、n−GaAs層(厚さ62
9Å)とを交互に25周期積層させた構造のn−DBR層41,
アンドープIn0.15Ga0.85As層(厚さ100Å)とアンドー
プGaAs層(厚さ100Å)とを交互に100周期積層させた構
造のi−MQW層42,p+GaAs層(厚さ0.5μm)43で形成さ
れるMQW−pin構造からなるMQW変調器4とを分子線エピ
タキシャル成長により積層した、p型,n型ドーパントに
はそれぞれBe,Si用いた。素子構成は第9図(a)と同
様である。
ト層としてのn+−GaAs層(厚さ0.5μm)201,n−GaAs層
(厚さ2μm)202,p−GaAs層(厚さ0.2μm)203、n
−Al0.3Ga0.7As層(厚さ0.5μm)204で形成されるHPT2
0と、n−AlAs層(厚さ758Å)と、n−GaAs層(厚さ62
9Å)とを交互に25周期積層させた構造のn−DBR層41,
アンドープIn0.15Ga0.85As層(厚さ100Å)とアンドー
プGaAs層(厚さ100Å)とを交互に100周期積層させた構
造のi−MQW層42,p+GaAs層(厚さ0.5μm)43で形成さ
れるMQW−pin構造からなるMQW変調器4とを分子線エピ
タキシャル成長により積層した、p型,n型ドーパントに
はそれぞれBe,Si用いた。素子構成は第9図(a)と同
様である。
第2のCr/Au電極21と第3のCr/Au電極22との間に定電
圧源(30V)とを接続した。入力光は850nmの半導体レー
ザ光,バイアス光に1050nmのチタンドープサファイレー
ザ光を用いた。1ゲート当たり10本の入力光を基板の裏
面よりHPT20に入射させ、その入力光Pinの強度を0〜10
0μWの間で変化させた。バイアス光として強度1mWのレ
ーザ光をスポット径20μm以下に絞り込み、MQW変調器
4の表面に入射させ、その反射光Poutの強度をパワーメ
ータにより測定した。全ての光入力Pinが10μWをこえ
たときのみ第4図に示すように負論理型ゲート特性があ
らわれ、消光比(PoutH/PoutL)は10:1、応答速度は50n
sであった。
圧源(30V)とを接続した。入力光は850nmの半導体レー
ザ光,バイアス光に1050nmのチタンドープサファイレー
ザ光を用いた。1ゲート当たり10本の入力光を基板の裏
面よりHPT20に入射させ、その入力光Pinの強度を0〜10
0μWの間で変化させた。バイアス光として強度1mWのレ
ーザ光をスポット径20μm以下に絞り込み、MQW変調器
4の表面に入射させ、その反射光Poutの強度をパワーメ
ータにより測定した。全ての光入力Pinが10μWをこえ
たときのみ第4図に示すように負論理型ゲート特性があ
らわれ、消光比(PoutH/PoutL)は10:1、応答速度は50n
sであった。
(8)InGaAs/InAlAs系HPT構成NANDゲート 半絶縁性InP基板上にn+−In0.53Ga0.47As層(厚さ2
μm),n−In0.53Al0.47As層(厚さ2μm),p−In0.53
Ga0.47As層(厚さ0.2μm),n+−In0.53Ga0.47As層(厚
さ0.5μm)で形成されるHPTと、n−In0.52Al0.48As層
(厚さ1225Å)とn−In0.52(Al0.25Ga0.75)0.48As層
(厚さ1120Å)とを40周期交互に積層させた構造からな
るn−DBR層,アンドープIn0.53Ga0.47As井戸層(厚さ7
0Å)とアンドープIn0.52Al0.48As障壁層(厚さ50Å)
を250周期交互に積層された構造からなるi−MQW,p−In
0.52Al0.48Asグラッド層(厚さ0.5μm),p+−In0.53Ga
0.47Asキャップ層(厚さ0.1μm)で形成されるMQW−pi
n構造とをMBEにより積層した。素子構成は、光入力部の
InP基板のエッチングを省略した他は、第9図(a)と
同様である。
μm),n−In0.53Al0.47As層(厚さ2μm),p−In0.53
Ga0.47As層(厚さ0.2μm),n+−In0.53Ga0.47As層(厚
さ0.5μm)で形成されるHPTと、n−In0.52Al0.48As層
(厚さ1225Å)とn−In0.52(Al0.25Ga0.75)0.48As層
(厚さ1120Å)とを40周期交互に積層させた構造からな
るn−DBR層,アンドープIn0.53Ga0.47As井戸層(厚さ7
0Å)とアンドープIn0.52Al0.48As障壁層(厚さ50Å)
を250周期交互に積層された構造からなるi−MQW,p−In
0.52Al0.48Asグラッド層(厚さ0.5μm),p+−In0.53Ga
0.47Asキャップ層(厚さ0.1μm)で形成されるMQW−pi
n構造とをMBEにより積層した。素子構成は、光入力部の
InP基板のエッチングを省略した他は、第9図(a)と
同様である。
第2のCr/Au電極10と第3のCr/Au電極11との間に定電
圧源(30V)を接続した。入力光,バイアス光ともに152
0nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinホトダイオード2に入射さ
せ、その強度pinを0〜100μWの間で変化させた。バイ
アス光として強度1mWのレーザ光をスポット径20μm以
下に絞り込み、MQW変調器4の表面へ入射させ、その反
射光強度Poutをパワーメータにより測定した。全ての光
入力Pinが10μWをこえたときのみ第4図に示すように
負論理型ゲート特性があらわれ、消光比(PoutH/P
outL)は25:1、応答速度は50nsであった。
圧源(30V)を接続した。入力光,バイアス光ともに152
0nmの半導体レーザ光を用いた。1ゲート当たり10本の
入力光を基板の裏面よりpinホトダイオード2に入射さ
せ、その強度pinを0〜100μWの間で変化させた。バイ
アス光として強度1mWのレーザ光をスポット径20μm以
下に絞り込み、MQW変調器4の表面へ入射させ、その反
射光強度Poutをパワーメータにより測定した。全ての光
入力Pinが10μWをこえたときのみ第4図に示すように
負論理型ゲート特性があらわれ、消光比(PoutH/P
outL)は25:1、応答速度は50nsであった。
(9)InGaAs/InP系HPT型素子 SiドープInP基板上にn+−In0.53Ga0.47As層(厚さ2
μm),n−In0.53Ga0.47As層(厚さ2μm),p−In0.53
Ga0.47As層(厚さ0.2μm),n−InP層(厚さ0.5μm)
で形成されるHPTと、n−InP(厚さ1222Å)とn−In
0.63Ga0.37As0.80P0.20(厚さ1130Å)とを40周期交互
に積層させた構造からなるn−DBR層,アンドープIn
0.53Ga0.47As井戸層(厚さ80Å)とアンドープInP障壁
層(厚さ50Å)とを周期交互に230周期積層させた構造
からなるi−MQW層,p−InPグラッド層(厚さ0.5μm),
p+−In0.53Ga0.47Asキャップ層(厚さ0.1μm)で形成
されるMQW−pin構造とをガスソースMBE法を用いて成長
した。素子構成は、光入力部のInP基板のエッチングを
省略したほかは、上記(1)と同様である。
μm),n−In0.53Ga0.47As層(厚さ2μm),p−In0.53
Ga0.47As層(厚さ0.2μm),n−InP層(厚さ0.5μm)
で形成されるHPTと、n−InP(厚さ1222Å)とn−In
0.63Ga0.37As0.80P0.20(厚さ1130Å)とを40周期交互
に積層させた構造からなるn−DBR層,アンドープIn
0.53Ga0.47As井戸層(厚さ80Å)とアンドープInP障壁
層(厚さ50Å)とを周期交互に230周期積層させた構造
からなるi−MQW層,p−InPグラッド層(厚さ0.5μm),
p+−In0.53Ga0.47Asキャップ層(厚さ0.1μm)で形成
されるMQW−pin構造とをガスソースMBE法を用いて成長
した。素子構成は、光入力部のInP基板のエッチングを
省略したほかは、上記(1)と同様である。
第2のCr/Au電極と第3のCr/Au電極との間に定電圧源
(30V)を接続した。入力光,バイアス光ともに1550nm
の半導体レーザ光を用いた。1ゲート当たり10本の入力
光を基板の裏面よりpinフォトダイオードに入射させ、
その光入力Pinの強度を0〜100μWの間で変化させた。
バイアス光として強度1mWのレーザ光をスポット径20μ
m以下に絞り込み、MQW変調器の表面へ入射させ、その
反射光Poutの強度をパワーメータにより測定した。全て
の光入力Pinが10μWをこえたときのみ第4図に示すよ
うに負論理型ゲート特性があらわれ、消光比(PoutH/P
outL)は20:1,応答速度は50nsであった。
(30V)を接続した。入力光,バイアス光ともに1550nm
の半導体レーザ光を用いた。1ゲート当たり10本の入力
光を基板の裏面よりpinフォトダイオードに入射させ、
その光入力Pinの強度を0〜100μWの間で変化させた。
バイアス光として強度1mWのレーザ光をスポット径20μ
m以下に絞り込み、MQW変調器の表面へ入射させ、その
反射光Poutの強度をパワーメータにより測定した。全て
の光入力Pinが10μWをこえたときのみ第4図に示すよ
うに負論理型ゲート特性があらわれ、消光比(PoutH/P
outL)は20:1,応答速度は50nsであった。
[発明の効果] 以上、説明したように本発明による光ゲートアレイに
よれば、1ゲート当たり複数の光入力が可能なため多値
論理演算が単一のゲートで可能になる。また、消光比20
db以上のMQWpin構造を用いるもとにより、単一のpin構
造で光ゲートを構成できる。また、光検知部がフォトト
ランジスタまたはサイリスタである素子では高利得の光
三端子動作が可能であり、さらに光検知部がサイリスタ
の場合はメモリ機能を有する。入力光およびバイアス光
は基板を境にそれぞれ反対側から照射されるので、入出
力光間の分離が良く、S/N比が高い。このような構成に
より、本発明による光ゲートアレイを用いれば、光の2
次元情報間の多段多値論理演算を簡単な構成で高速にか
つ精度良く行うことができるという極めて優れた効果が
得られる。
よれば、1ゲート当たり複数の光入力が可能なため多値
論理演算が単一のゲートで可能になる。また、消光比20
db以上のMQWpin構造を用いるもとにより、単一のpin構
造で光ゲートを構成できる。また、光検知部がフォトト
ランジスタまたはサイリスタである素子では高利得の光
三端子動作が可能であり、さらに光検知部がサイリスタ
の場合はメモリ機能を有する。入力光およびバイアス光
は基板を境にそれぞれ反対側から照射されるので、入出
力光間の分離が良く、S/N比が高い。このような構成に
より、本発明による光ゲートアレイを用いれば、光の2
次元情報間の多段多値論理演算を簡単な構成で高速にか
つ精度良く行うことができるという極めて優れた効果が
得られる。
第1図は本発明による光ゲートアレイの素子構成を示す
要部断面図、第2図は第1図のブロック図、第3図は光
変調部の特性を示す図、第4図〜第7図は光検知部の特
性を示す図、第8図は本発明に係わる光ゲートアレイの
等価回路を示す図、第9図〜第11図は本発明に係わる光
ゲートアレイの構成を示す断面図、第12図は従来の光ゲ
ートアレイの構成を示す断面図である。 CS……半導体基板、IS……絶縁性基板、M……光変調
部、S……光検知部、MD……MQW変調器、PD……フォト
ダイオード、PHT……ヘテロフォトトランジスタ、SI…
…サイリスタ。
要部断面図、第2図は第1図のブロック図、第3図は光
変調部の特性を示す図、第4図〜第7図は光検知部の特
性を示す図、第8図は本発明に係わる光ゲートアレイの
等価回路を示す図、第9図〜第11図は本発明に係わる光
ゲートアレイの構成を示す断面図、第12図は従来の光ゲ
ートアレイの構成を示す断面図である。 CS……半導体基板、IS……絶縁性基板、M……光変調
部、S……光検知部、MD……MQW変調器、PD……フォト
ダイオード、PHT……ヘテロフォトトランジスタ、SI…
…サイリスタ。
Claims (5)
- 【請求項1】複数の光の2次元入力情報間の論理演算を
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイにおいて、半導体基板上に入力光
を照射することにより電気出力が変化する複数の光検知
部と、前記電気出力により光出力強度が変化する機能を
有しかつ多重量子井戸構造を1層に含み、多層反射構造
をp層またはn層に含むpin構造からなる一つの光変調
部とが基板面に垂直方向もしくは平行方向に配置され、
前記複数の光検知部を電気的に結線して構成される一対
の接続端を有する光入力部と、前記光変調部からなる光
出力部とを並列または直列に接続してなるゲートが2次
元的に配列されていることを特徴とする光ゲートアレ
イ。 - 【請求項2】複数の光の2次元入力情報間の論理演算を
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイにおいて、半導体基板上に入力光
を照射することにより電気出力が変化する複数の光検知
部と、前記電気出力により光出力強度が変化する機能を
有しかつ多重量子井戸構造をi層に含み、多層反射構造
をp層またはn層に含むpin構造からなる光変調部とが
基板面に垂直方向もしくは平行方向に配置されかつそれ
らが2次元的に配列されそれらが全て直列接続されてい
ることを特徴とする光ゲートアレイ。 - 【請求項3】複数の光の2次元入力情報間の論理演算を
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイにおいて、半導体基板上に入力光
を照射することにより電気出力が変化する互いに並列接
続された複数の光検知部と、前記電気出力により光出力
強度が変化する機能を有しかつ多重量子井戸構造をi層
に含み、多層反射構造をp層またはn層に含むpin構造
からなり前記光検知部と直列接続された光変調部とが基
板面に垂直方向もしくは平行方向に配置されかつそれら
が2次元的に配列されていることを特徴とする光ゲート
アレイ。 - 【請求項4】複数の光の2次元入力情報間の論理演算を
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイにおいて、半導体基板上に入力光
を照射することにより電気出力が変化する互いに直列接
続された複数の光検知部と、前記電気出力により光出力
強度が変化する機能を有しかつ多重量子井戸構造をi層
に含み、多層反射構造をp層またはn層に含むpin構造
からなり前記光検知部と並列接続された光変調部とが基
板面に垂直方向もしくは平行方向に配置されかつそれら
が2次元的に配列されていることを特徴とする光ゲート
アレイ。 - 【請求項5】複数の光の2次元入力情報間の論理演算を
行い、その結果を光の2次元情報として出力する機能を
有する光ゲートアレイにおいて、半導体基板上に入力光
を照射することにより電気出力が変化する複数の光検知
部と、前記電気出力により光出力強度が変化する機能を
有しかつ多重量子井戸構造をi層に含み、多層反射構造
をp層またはn層に含むpin構造からなる光変調部とが
基板面に垂直方向もしくは平行方向に配置されかつそれ
らが2次元的に配列されそれらが全て並列接続されてい
ることを特徴とする光ゲートアレイ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2295283A JP2657289B2 (ja) | 1990-11-02 | 1990-11-02 | 光ゲートアレイ |
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