JPH05190853A - Display device - Google Patents

Display device

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JPH05190853A
JPH05190853A JP502392A JP502392A JPH05190853A JP H05190853 A JPH05190853 A JP H05190853A JP 502392 A JP502392 A JP 502392A JP 502392 A JP502392 A JP 502392A JP H05190853 A JPH05190853 A JP H05190853A
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polycrystalline silicon
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Toru Ueda
徹 上田
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Abstract

PURPOSE:To provide a display device being high in the mobility of a carrier in the channel layer of a driver circuit for driving and little in the variation of TFT characteristics of a display part. CONSTITUTION:The channel layer 2c of the thin-film transistor of a display part is smaller in crystal grain size than the channel layers 2a, 2b of the thin- film transistor to be used for a driver circuit for driving. Because the channel layers 2a, 2b are polycrystalline silicon layers obtained by the heat treatment of amorphous silicon at a low temperature and for a long period of time, they are larger in crystal grain size than the channel layer 2c obtained by the deposition of polycrystalline silicon. Because the crystal grain size of the channel layers of the thin-film transistor to be used for the driver circuit for driving is large, the mobility of a carrier becomes higher so that a highspeed display is made possible. Also, because the crystal grain size of the channel layer of the transistor of the display part is small as compared with the size of the channel layer, a satisfactory picture quality can be obtained without any variation in transistor characteristics.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、薄膜トランジスタ(T
FT)を有する表示部と表示部を駆動するためのドライ
バー回路を同一基板上に内蔵するドライバーモノリシッ
ク型表示装置に関する。
The present invention relates to a thin film transistor (T
The present invention relates to a driver monolithic display device in which a display unit having an FT) and a driver circuit for driving the display unit are built in on the same substrate.

【0002】[0002]

【従来の技術】従来より、表示装置にはドライバーモノ
リシック型のTFT基板が用いられている。ドライバー
モノリシック型TFT基板の一例を図6に示す。ドライ
バーモノリシック型TFT基板20上では、絵素電極2
1およびTFT22等を有する表示部23と、この表示
部23を駆動するための駆動用ドライバー回路24a、
24bとが形成されている。駆動用ドライバー回路24
a、24bは、表示部23を駆動するためのTFT(図
示せず)を有している。通常、駆動用ドライバー回路2
4a、24b内のTFTには、表示部23のTFT22
と同じ構成のものが用いられている。
2. Description of the Related Art Conventionally, a driver monolithic type TFT substrate has been used for a display device. An example of the driver monolithic type TFT substrate is shown in FIG. On the driver monolithic TFT substrate 20, the pixel electrode 2
1 and a display section 23 having the TFT 22 and the like, and a driver circuit 24a for driving the display section 23,
24b are formed. Driving driver circuit 24
Each of a and 24b has a TFT (not shown) for driving the display unit 23. Normally, driver circuit 2 for driving
The TFTs 4a and 24b include the TFT 22 of the display unit 23.
The same configuration is used.

【0003】このような表示部23のTFTおよび駆動
用ドライバー回路24a、24bのTFTは例えば、図
7に示す構成を有している。絶縁性基板31上に形成さ
れた多結晶シリコン層等の半導体層32a、32b、3
2cの一部に、チャネル層39a、39b、39cと高
不純物濃度領域(N+領域またはP+領域)40a、40
b、40cとが形成されている。チャネル層39a、3
9b、39cの上方にはゲート絶縁膜34を挟んでゲー
ト電極35a、35b、35cが設けられている。ゲー
ト電極35a、35b、35cおよびゲート絶縁膜34
上には層間絶縁膜36が形成されている。ゲート絶縁膜
34および層間絶縁膜36を貫いてコンタクトホール3
7a、37b、37cがそれぞれ高濃度不純物領域40
a、40b、40c上に形成されている。高濃度不純物
領域40a、40b、40cと電極38a、38b、3
8cとがそれぞれコンタクトホール37a、37b、3
7cを介して電気的に接続されている。
The TFT of the display section 23 and the TFTs of the driver circuits 24a and 24b for driving have the structure shown in FIG. 7, for example. Semiconductor layers 32a, 32b, 3 such as a polycrystalline silicon layer formed on the insulating substrate 31
The channel layers 39a, 39b, 39c and the high impurity concentration regions (N + regions or P + regions) 40a, 40 in a part of 2c.
b and 40c are formed. Channel layers 39a, 3
Gate electrodes 35a, 35b and 35c are provided above 9b and 39c with the gate insulating film 34 interposed therebetween. Gate electrodes 35a, 35b, 35c and gate insulating film 34
An interlayer insulating film 36 is formed on the top. Contact hole 3 penetrating through gate insulating film 34 and interlayer insulating film 36
7a, 37b, and 37c are high-concentration impurity regions 40, respectively.
It is formed on a, 40b, and 40c. High concentration impurity regions 40a, 40b, 40c and electrodes 38a, 38b, 3
8c are contact holes 37a, 37b and 3 respectively.
It is electrically connected via 7c.

【0004】駆動用ドライバー回路24a、24b内の
TFTには、表示の高速化に対応する必要性から、チャ
ネル層39a、39bのキャリアの移動度が高いことが
要求されている。キャリアの移動度の高いチャネル層3
9a、39bを得るためには、チャネル層39a、39
bの結晶粒径を大きくし、粒界による電気抵抗を小さく
することが必要である。例えば、半導体層32a、32
bが多結晶シリコン層の場合、1μmを超える結晶粒径
が必要となる。
The TFTs in the driving driver circuits 24a and 24b are required to have high carrier mobility in the channel layers 39a and 39b in order to cope with high-speed display. Channel layer 3 with high carrier mobility
To obtain 9a, 39b, the channel layers 39a, 39
It is necessary to increase the crystal grain size of b and reduce the electric resistance due to the grain boundaries. For example, the semiconductor layers 32a, 32
When b is a polycrystalline silicon layer, a crystal grain size of more than 1 μm is required.

【0005】また、駆動用ドライバー回路24a、24
b内のTFTは、電流駆動能力が要求されるため、比較
的大きなサイズのTFTが用いられ、一方、表示部23
のTFTは、開口率の向上を図るため、より小さいサイ
ズのTFTが要求されている。
Further, the driver circuits for driving 24a, 24
Since the TFT in b is required to have a current driving capability, a TFT having a relatively large size is used.
The above TFT is required to have a smaller size in order to improve the aperture ratio.

【0006】[0006]

【発明を解決するための課題】駆動用ドライバー回路2
4a、24b内のTFTのチャネル層39a、39bの
結晶粒径が1μm程度になると、表示部23のTFTの
チャネル層39cの結晶粒径も1μm程度になり、チャ
ネル層39cの大きさと同程度になるため、サイズの小
さいTFTの特性にバラツキ生じる。従って、チャネル
層の結晶粒径と大きさが同程度であるTFTは、表示部
のTFTとして用いるには不適当である。
A driver circuit for driving 2
When the crystal grain size of the TFT channel layers 39a and 39b in the TFTs 4a and 24b is about 1 μm, the crystal grain size of the TFT channel layer 39c of the display unit 23 is also about 1 μm, which is about the same as the size of the channel layer 39c. Therefore, the characteristics of the small-sized TFT vary. Therefore, a TFT whose crystal grain size is about the same as the crystal grain size of the channel layer is unsuitable for use as a TFT in the display section.

【0007】本発明は上記の点を解決しようとするもの
で、その目的は、駆動用ドライバー回路のチャネル層で
のキャリアの移動度が高く、かつ表示部のTFT特性の
バラツキの少ない表示装置を提供することにある。
The present invention is intended to solve the above problems, and an object of the present invention is to provide a display device in which the mobility of carriers in the channel layer of the driver circuit for driving is high and the variation in TFT characteristics of the display portion is small. To provide.

【0008】[0008]

【課題を解決するための手段】本発明の表示装置は、第
一薄膜トランジスタを有する表示部および該表示部を駆
動するための第二薄膜トランジスタを有する駆動用ドラ
イバー回路が同一基板上に形成されている表示装置であ
って、該第一薄膜トランジスタのチャネル層の結晶粒径
が該第二薄膜トランジスタのチャネル層の結晶粒径より
小さいことを特徴とし、そのことにより上記課題を達成
することができる。
In a display device of the present invention, a display driver having a first thin film transistor and a driving driver circuit having a second thin film transistor for driving the display device are formed on the same substrate. The display device is characterized in that the crystal grain size of the channel layer of the first thin film transistor is smaller than the crystal grain size of the channel layer of the second thin film transistor, whereby the above object can be achieved.

【0009】次に本発明を実施例に基づいて説明する。
半導体層が多結晶シリコンからなる場合を例に挙げ、図
1〜5に基づいて説明する。
Next, the present invention will be described based on examples.
The case where the semiconductor layer is made of polycrystalline silicon will be described as an example, and will be described with reference to FIGS.

【0010】まず、石英またはガラス等からなる絶縁性
基板1上に、減圧CVD法により、シリコンを100n
m堆積した。堆積条件は、堆積ガスとして、Si2
6(流量100sccm)とN2(流量400sccm)
の混合ガスを用い、その圧力を50Pa、堆積温度を4
70℃とした。本実施例では、堆積温度を470℃とし
たため、堆積されたシリコン層は、非晶質シリコン層と
なった。
First, 100 n of silicon is deposited on the insulating substrate 1 made of quartz or glass by the low pressure CVD method.
m deposited. The deposition conditions are Si 2 H as the deposition gas.
6 (flow rate 100 sccm) and N 2 (flow rate 400 sccm)
Of the mixed gas, the pressure is 50 Pa, and the deposition temperature is 4
The temperature was 70 ° C. In this example, since the deposition temperature was 470 ° C., the deposited silicon layer was an amorphous silicon layer.

【0011】次に、この非晶質シリコン層に対して、N
2雰囲気中で600℃、24時間の熱処理をすることに
より非晶質シリコン層を多結晶化し、多結晶シリコン層
を得た。
Next, with respect to this amorphous silicon layer, N
The amorphous silicon layer was polycrystallized by performing heat treatment at 600 ° C. for 24 hours in 2 atmospheres to obtain a polycrystalline silicon layer.

【0012】上記多結晶シリコン層のうち、駆動用ドラ
イバー回路のTFTの一部となる部分(2a、2b)の
み残し、通常の方法により、多結晶シリコン層の他の部
分をエッチングで除去した(図1)。
Of the above-mentioned polycrystalline silicon layer, only the portions (2a, 2b) which will be a part of the TFT of the driver circuit for driving are left, and the other portions of the polycrystalline silicon layer are removed by etching by a usual method ( (Fig. 1).

【0013】次に、この基板面全体に、CVD法によ
り、Si2を100nm堆積して絶縁層3を形成した
後、減圧CVD法により、この基板面全体に、多結晶シ
リコンを100nm堆積した(図2)。堆積条件は、堆
積ガスとして、SiH4(流量100sccm)とN
2(流量400sccm)の混合ガスを用い、その圧力
を50Pa、堆積温度を620℃とした(図2)。
[0013] Next, the entire substrate surface by CVD after forming the insulating layer 3 to 100nm deposited S i O 2, by low pressure CVD method, on the entire substrate surface, 100nm deposited polycrystalline silicon (Fig. 2). The deposition conditions were SiH 4 (flow rate 100 sccm) and N as the deposition gas.
A mixed gas of 2 (flow rate 400 sccm) was used, the pressure was 50 Pa, and the deposition temperature was 620 ° C. (FIG. 2).

【0014】次に、表示部のTFTの一部なる部分2c
のみを残し、多結晶シリコン層を通常の方法によりエッ
チングにより除去した(図3)。この時、駆動用ドライ
バー回路部の多結晶シリコン層2a、2bは、Si2
絶縁層3で保護されているため、エッチングされない。
Next, a portion 2c which is a part of the TFT of the display section.
The polycrystalline silicon layer was removed by etching by a usual method, leaving only the above (FIG. 3). At this time, the polycrystalline silicon layer 2a, 2b of the drive driver circuit section, because it is protected by the insulating layer 3 of S i O 2, not etched.

【0015】駆動用ドライバー回路部のTFTの多結晶
シリコン層2a、2bの結晶粒径は1μmを超える大き
さであるのに対し、表示部のTFTの多結晶シリコン層
2cの結晶粒径は100nm以下と充分小さい。これ
は、多結晶シリコン2cをSiH4を原料ガスとして比
較的高温で堆積し、一方、多結晶シリコン2a、2bを
Si26を原料ガスとして堆積した非晶質シリコン層の
低温長時間熱処理により得たためである。
The crystal grain size of the polycrystalline silicon layers 2a and 2b of the TFT of the driving driver circuit section exceeds 1 μm, whereas the crystal grain size of the polycrystalline silicon layer 2c of the TFT of the display section is 100 nm. It is small enough as follows. This is a low temperature long-time heat treatment of an amorphous silicon layer formed by depositing polycrystalline silicon 2c using SiH 4 as a source gas at a relatively high temperature, while depositing polycrystalline silicon 2a and 2b using Si 2 H 6 as a source gas. It is because it was obtained by.

【0016】次に、駆動用ドライバー回路部の多結晶シ
リコン層2a、2b上の絶縁層3を除去した(図4)。
以下、通常の方法に従って表示装置を製造した。即ち、
まず、この基板全体にSi2を堆積させてゲート絶縁膜
4を形成し後、多結晶シリコン層2a、2b、2c上の
ゲート絶縁膜4上にスパッタリングによりゲート電極5
a、5b、5cを形成した。次いで、この基板全体上に
i2を堆積させて層間絶縁膜6を形成した。この層間
絶縁膜6の所定の位置にコンタクトホール7a、7b、
7cを形成した後、このコンタクトホール7a、7b、
7cより多結晶シリコン層2a、2b、2cに高濃度
(10〜10atom/cm2)の不純物(BF3、PH3等)
をイオン注入することにより、N+型またはP+型の高濃
度不純物領域10a、10b、10cを形成した。最後
に、コンタクトホール7a、7b、7c部分にスパッタ
リングにより電極8a、8b、8cを形成する。以上の
方法により、図5に示すような表示装置を製造すること
ができる。
Next, the insulating layer 3 on the polycrystalline silicon layers 2a and 2b of the driver circuit for driving was removed (FIG. 4).
Hereinafter, a display device was manufactured according to a usual method. That is,
First, S i O 2 is deposited by after forming a gate insulating film 4, a polycrystalline silicon layer 2a, 2b, the gate electrode 5 by sputtering on the gate insulating film 4 on 2c across the substrate
a, 5b, 5c were formed. Then, an interlayer insulating film 6 is deposited a S i O 2 to the substrate across the. Contact holes 7a, 7b, at predetermined positions of the interlayer insulating film 6,
After forming 7c, the contact holes 7a, 7b,
Higher concentration (10 to 10 atom / cm 2 ) impurities (BF 3 , PH 3 etc.) in the polycrystalline silicon layers 2a, 2b and 2c than 7c.
Was ion-implanted to form N + type or P + type high concentration impurity regions 10a, 10b, 10c. Finally, electrodes 8a, 8b and 8c are formed on the contact holes 7a, 7b and 7c by sputtering. The display device as shown in FIG. 5 can be manufactured by the above method.

【0017】上記の製造工程において、上記非晶質シリ
コン層は、表示部のTFTの多結晶シリコン層2cの堆
積条件と同様の条件により、減圧CVD法で100nm
の多結晶シリコンを絶縁性基板1上に堆積した後、Si
イオンを、加速エネルギー60keV、ドーズ量1×1
15cm-2の条件でこの多結晶シリコン層に注入し、多
結晶シリコン層を非晶質化することにより、形成するこ
ともできる。
In the above manufacturing process, the amorphous silicon layer is formed to a thickness of 100 nm by the low pressure CVD method under the same conditions as the deposition conditions of the polycrystalline silicon layer 2c of the TFT of the display section.
Of polycrystalline silicon on the insulating substrate 1 and then S i
Ion acceleration energy 60 keV, dose 1 × 1
It can also be formed by implanting into the polycrystalline silicon layer under the condition of 0 15 cm -2 and making the polycrystalline silicon layer amorphous.

【0018】また、先に、表示部のTFTの多結晶シリ
コン層2cを形成した後、駆動用ドライバー回路のTF
Tの多結晶シリコン層2a、2bを形成してもよい。
Further, after the polycrystalline silicon layer 2c of the TFT of the display portion is formed first, the TF of the driver circuit for driving is formed.
The T polycrystalline silicon layers 2a and 2b may be formed.

【0019】[0019]

【発明の効果】以上の説明で明らかなように、本発明の
表示装置によれば、駆動用ドライバー回路用の薄膜トラ
ンジスタのチャネル層の結晶粒径が大きいため、キャリ
アの移動度が高くなり、高速表示することができる。ま
た表示部のトランジスタのチャネル層の結晶粒径がこの
チャネル層の大きさに比べて小さいため、トランジスタ
特性にバラツキがなく、良好な画質を得ることができ
る。
As is clear from the above description, according to the display device of the present invention, since the crystal grain size of the channel layer of the thin film transistor for the driver circuit for driving is large, the mobility of carriers becomes high and the high speed is achieved. Can be displayed. In addition, since the crystal grain size of the channel layer of the transistor in the display portion is smaller than the size of this channel layer, there is no variation in transistor characteristics and good image quality can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の表示装置の製造工程を示す断面図であ
る。
FIG. 1 is a cross-sectional view showing a manufacturing process of a display device of the present invention.

【図2】本発明の表示装置の製造工程を示す断面図であ
る。
FIG. 2 is a cross-sectional view showing the manufacturing process of the display device of the present invention.

【図3】本発明の表示装置の製造工程を示す断面図であ
る。
FIG. 3 is a cross-sectional view showing the manufacturing process of the display device of the present invention.

【図4】本発明の表示装置の製造工程を示す断面図であ
る。
FIG. 4 is a cross-sectional view showing the manufacturing process of the display device of the present invention.

【図5】本発明の表示装置の一例を示す断面図である。FIG. 5 is a cross-sectional view showing an example of a display device of the present invention.

【図6】ドライバーモノリシック型TFT基板の一例を
示す構成図である。
FIG. 6 is a configuration diagram showing an example of a driver monolithic TFT substrate.

【図7】従来の表示装置の一例を示す断面図である。FIG. 7 is a cross-sectional view showing an example of a conventional display device.

【符号の説明】[Explanation of symbols]

1 絶縁性基板 2a、2b、2c 多結晶シリコン層 3 絶縁層 4 ゲート絶縁膜 5a、5b、5c ゲート電極 6 層間絶縁膜 7a、7b、7c コンタクトホール 8a、8b、8c 電極 9a、9b、9c チャネル層 10a、10b、10c 高濃度不純物領域 20 ドライバーモノリシック型TFT基板 21 絵素電極 22 TFT 23 表示部 24 駆動用ドライバー回路 31 絶縁性基板 32a、32b、32c 半導体層 34 ゲート絶縁膜 35a、35b、35c ゲート電極 36 層間絶縁膜 37a、37b、37c コンタクトホール 38a、38b、38c 電極 39a、39b、39c チャネル層 40a、40b、40c 高濃度不純物領域 1 Insulating Substrate 2a, 2b, 2c Polycrystalline Silicon Layer 3 Insulating Layer 4 Gate Insulating Film 5a, 5b, 5c Gate Electrode 6 Interlayer Insulating Film 7a, 7b, 7c Contact Holes 8a, 8b, 8c Electrodes 9a, 9b, 9c Channel Layers 10a, 10b, 10c High concentration impurity region 20 Driver monolithic TFT substrate 21 Picture element electrode 22 TFT 23 Display section 24 Driving driver circuit 31 Insulating substrate 32a, 32b, 32c Semiconductor layer 34 Gate insulating film 35a, 35b, 35c Gate electrode 36 Interlayer insulating film 37a, 37b, 37c Contact hole 38a, 38b, 38c Electrode 39a, 39b, 39c Channel layer 40a, 40b, 40c High concentration impurity region

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】第一薄膜トランジスタを有する表示部およ
び該表示部を駆動するための第二薄膜トランジスタを有
するドライバー回路が同一基板上に形成されている表示
装置であって、該第一薄膜トランジスタのチャネル層の
結晶粒径が該第二薄膜トランジスタのチャネル層の結晶
粒径より小さいことを特徴とする表示装置。
1. A display device in which a display unit having a first thin film transistor and a driver circuit having a second thin film transistor for driving the display unit are formed on the same substrate, and a channel layer of the first thin film transistor. Is smaller than the crystal grain size of the channel layer of the second thin film transistor.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288412B1 (en) 1994-01-26 2001-09-11 Sanyo Electric Co., Ltd. Thin film transistors for display devices having two polysilicon active layers of different thicknesses
US7385223B2 (en) * 2003-04-24 2008-06-10 Samsung Sdi Co., Ltd. Flat panel display with thin film transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0572556A (en) * 1991-09-13 1993-03-26 Seiko Epson Corp Active matrix substrate and production of active matrix substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0572556A (en) * 1991-09-13 1993-03-26 Seiko Epson Corp Active matrix substrate and production of active matrix substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288412B1 (en) 1994-01-26 2001-09-11 Sanyo Electric Co., Ltd. Thin film transistors for display devices having two polysilicon active layers of different thicknesses
US7385223B2 (en) * 2003-04-24 2008-06-10 Samsung Sdi Co., Ltd. Flat panel display with thin film transistor

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