JPH05183586A - データ機器接続ユニット - Google Patents

Abstract

(57)【要約】 【目的】 伝送路網とデータ機器のクロック源の違いに
よるデータ信号の過不足を無くし、誤りの無いデータ通
信サービスを可能とする。 【構成】 一定長のデータブロック単位に区切ってデー
タ伝送を行う伝送路網に対向して配置したデータ機器接
続ユニット２において、速度可変回路２６は、伝送速度
変換回路（バッファメモリ）２５における下りデータブ
ロックの蓄積量を監視し、このデータブロックの蓄積量
が基準量を越した場合には、受信データ（ＲＤ）のタイ
ミングクロック（ＲＴ）の周波数が、自ユニットに接続
されているデータ機器２の公称伝送速度対応の周波数よ
り速くなるように分周器２４の分周比を可変制御し、他
方、基準量を下回った場合には前記公称伝送速度対応の
周波数より遅くなるように分周器２４の分周比を可変制
御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル化された伝
送路網において、網とは独立したクロック源に同期して
データ送信をおこなうデータ機器を接続する為に、下り
タイミング回路周波数偏差調整機能を有したデータ機器
接続ユニットに関する。

【０００２】

【従来の技術】デジタル化された伝送路網にデータ機器
を接続する場合の従来システムの一例を図４に示す。一
般に、この種のシステムにおいては、網全体の同期をと
るためのクロック源は伝送路網内に設けられており、こ
のクロック源をタイミング信号としてシステム全体が動
作するようになっている。図４の例では、クロック源１
１は交換機１内に設けられている。

【０００３】伝送線１２Ａ，１２Ｂ，…には、データ機
器接続ユニット２Ａ，２Ｂ，…が接続されている。この
データ機器接続ユニット２Ａ，２Ｂには、それぞれデー
タ機３Ａ，３Ｂが接続されている。

【０００４】交換機１では、必要に応じてスイッチ１３
にて接続先を切り替えることにより、伝送線１２Ａ，１
２Ｂ…を互いに選択的に接続するようになされている。

【０００５】図４においては、データ機器３Ａからデー
タ機器３Ｂへデータ伝送をする場合が示されている。こ
こで、データ機器接続ユニット２Ａ，２Ｂとしては同じ
ものが使用されており、それらの内部構成は以下のよう
になっている。

【０００６】速度変換回路２１ではデータ機器３Ａ，３
Ｂのデータ伝送速度と伝送線１２Ａ，１２Ｂ上のデータ
伝送速度との速度変換を行っている。

【０００７】伝送線１２Ａ，１２Ｂ上の方が伝送速度は
速く、一般的に、データ機器３Ａ，３Ｂの伝送速度は１
９．２ｋｂｐｓ以下であるのに対して、伝送線１２Ａ，
１２Ｂ上の伝送速度は４８ｋｂｐｓ，６４ｋｂｐｓおよ
びこれらの整数倍である。伝送線１２Ａ，１２Ｂ上にお
いて、速度変換により生じた空データエリアには、同期
パターン等が伝送されている。

【０００８】ＰＬＬ回路２２では、伝送線１２Ａ，１２
Ｂ上の交換機１からの下りデータ信号から伝送線１２
Ａ，１２Ｂ上の伝送クロックを抽出しており、この伝送
クロックはクロック源１１に同期している。

【０００９】この抽出した伝送クロック（４８ｋＨｚ，
６４ｋＨｚの整数倍）と発振器２３のクロックを分周器
２４にてＮ分周することにより得られたデータ機器２
Ａ，２Ｂのための下りデータ信号タイミングクロック
（ＲＴ）とにより速度変換回路２１が動作するようにな
っている。

【００１０】発振器２３はＰＬＬ回路動作のためのクロ
ック源であり、Ｎ分周はクロック源１１と発振器２３の
発振周波数偏差とを調整するするためにＰＬＬ回路２２
により時々（Ｎ±１）分周に可変されている。

【００１１】ここで、速度変換回路２１としては、例え
ばＣＣＩＴＴ勧告Ｖ．１１０による時分割多重方式の回
路が挙げられる。

【００１２】データ機器３Ａからの送信データ（ＳＤ）
は、データ機器接続ユニット２Ａ内の速度変換回路２
１，伝送線１２Ａ，スイッチ１３，伝送線１２Ｂ，デー
タ機器接続ユニット内の速度変換回路２１を介してデー
タ機器３Ｂの受信データ（ＲＤ）として伝えられる。逆
方向のデータ伝送も同様である。

【００１３】データ機器３Ａ，３Ｂへの下りデータ信号
のタイミングクロック（ＲＴ）は、いずれもクロック源
１１に同期した伝送線１２Ａ，１２Ｂの伝送クロックか
らＰＬＬ回路２２にて作成された従属同期クロックであ
り、周波数は互いに一致している。すなわち、図４に示
される例では、システム全体がクロック源１１に同期し
て動作していることになる。

【００１４】

【発明が解決しようとする課題】ところで、上述のシス
テムにおいては、接続するデータ機器３Ａ，３Ｂからの
送信データ（ＳＤ）のタイミングクロックとして、網側
から供給されるクロック（ＳＴ２）とデータ機器接続ユ
ニット２Ａ，２Ｂから供給されるクロック（ＳＴ１）の
２種類のものが使用されている。

【００１５】そのうちクロック（ＳＴ２）の場合は、受
信データ（ＲＤ）のタイミングクロック（ＲＴ）同様
に、網のシステム全体のクロック源１１に同期している
ことになる。この場合、送信データ（ＳＤ）と受信デー
タ（ＲＤ）とは周波数の一致したタイミングクロックに
同期して送受信されるために、データの過不足を生ずる
ことはない。

【００１６】これに対して、クロック（ＳＴ１）の場
合、クロック源が送信の場合はデータ機器３Ａ，３Ｂ内
にあり、受信の場合はデータ機器接続ユニット２Ａ，２
Ｂ内にあるため、クロック源が異なっている。

【００１７】例えクロック源として水晶振動子を用いて
公称データ伝送速度を同じとしても、クロック源が異な
る場合には、両者間における実際の伝送速度には１０−
５〜１０−６程度の周波数のずれがある。

【００１８】そのため、上述のクロック（ＳＴ１）を用
いた伝送においては、データ機器３Ａからデータ機器３
Ｂまでに至る伝送経路中においてデータの過不足が生じ
てしまう。逆方向も同様な理由でデータの過不足が生じ
てくる。そして、このデータの過不足はデータ伝送エラ
ーとなってしまうと言う問題点があった。

【００１９】本発明はこの問題点を除去し、伝送路網と
のクロック源の違いによるデータ信号の過不足を無く
し、誤りの無いデータ通信サービスを可能とするデータ
機器接続ユニットを提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、デジタル化さ
れた伝送路網とデータ機器との間に介在されて、両者間
のインタフェースとして機能するデータ機器接続ユニッ
トにおいて、システムクロック源を持つ網からの下りデ
ータ信号から該網への上りデータ信号の送信タイミング
クロックを抽出する送信タイミングクロック抽出手段
と、接続されているデータ機器のデータ伝送速度と網の
伝送速度との速度変換を行う伝送速度変換手段と、自ユ
ニット内のクロック源の出力を分周し、接続されている
データ機器の公称伝送速度の下りデータ信号受信タイミ
ングクロックを作成すると共に、該受信タイミングクロ
ックを前記公称伝送速度より僅かに早いかもしくは遅い
クロック周波数に可変する機能を有する受信タイミング
クロック作成手段と、前記伝送速度変換手段内における
下りデータ信号の蓄積量に応じて前記受信タイミングク
ロック作成手段の受信タイミングクロックを前記送信タ
イミングクロックに同期した周波数に可変制御する伝送
速度可変制御手段とを具備することを特徴とする。

【００２１】

【作用】本発明では、受信データ（ＲＤ）のタイミング
クロック（ＲＴ）を、システム全体のクロック源ではな
くて、対向するデータ機器接続ユニットに接続されてい
るデータ機器からの送信データタイミングクロック（Ｓ
Ｔ１）に同期させることによって、タイミングクロック
周波数偏差を無くすようにしたものである。このような
周波数偏差の無い受信タイミングクロックを得るため
に、従来、ユニット内のＰＬＬ回路から得られる伝送線
上の下りデータ信号から抽出したシステムのクロック源
の周波数情報を基にした同ユニット内の分周器の（Ｎ±
１）分周可変制御していたものを、本発明では、ユニッ
ト内の伝送速度変換手段としてのバッファメモリの下り
データ基準蓄積量を判断基準とした同ユニット内の分周
器のＮ±１分周可変による制御を採用し、この制御を例
えばマイクロプロセッサによるプログラム制御とする構
成としている。

【００２２】具体的な制御として、本発明では、対向す
るデータ機器接続ユニットに接続されたデータ機器の送
信タイミングクロック周波数を検出するための伝送速度
変換手段（バッファメモリ）の下りデータ蓄積量を判断
するのに、伝送線上のデータ信号を用いる。

【００２３】そのため、対向するデータ機器接続ユニッ
ト間のデータ伝送は、ＨＤＬＣフレームやＢＳＣ同期フ
レームのような伝送手順を用いることで、伝送線上のデ
ータ信号を一定長のデータ信号ブロックに区切るように
する。

【００２４】このデータブロック数のバッファメモリ内
の蓄積量が増大して行くか、或いは減少して行くかを監
視することで、相手側データ機器の送信タイミングクロ
ック（ＳＴ１）が、バッファメモリから読みだして送信
する下りタイミングクロック（ＲＴ）より速いか遅いか
を判断する。

【００２５】増大する場合は、下りタイミングクロック
（ＲＴ）が速くなるように分周比をＮ−１分周に設定
し、逆に減少する場合には、下りタイミングクロック
（ＲＴ）が遅くなるように分周比をＮ＋１分周に設定す
る。

【００２６】この様にして、平均としてちょうど相手側
データ機器の送信タイミングクロック（ＳＴ１）と周波
数が一致する下りタイミングクロック（ＲＴ）が作成さ
れることになる。

【００２７】

【実施例】本発明に係るデータ機器接続ユニットを用い
たデータ伝送システムの構成例を図１に示す。この例で
は、データ機器接続ユニット２Ｃ，２Ｄが本発明の実施
例に相当する。なお、従来例と同一構成要素には同一の
番号を付して説明は省略する。

【００２８】同図において、２５はバッファメモリとシ
リアル伝送回路とから構成される伝送速度変換回路であ
り、２６は分周器２４の分周比を切り替えて下りデータ
タイミングクロック（ＲＴ）の周波数を可変制御する伝
送速度可変回路である。

【００２９】以下、図１を用いて本データ機器接続ユニ
ットの動作を説明する。発振器２３の周波数は伝送線１
２Ａ，１２Ｂ上のデータ伝送速度のＭ倍であり、ＰＬＬ
回路２２はこれをＭ分周して伝送タイミングクロックを
作成している。

【００３０】発振器２３とシステムのクロック源１１と
は前述したように１０−５〜１０−６程度周波数がずれ
ており、これを微調するためにＰＬＬ回路２２ではＭ−
１，Ｍ，Ｍ＋１分周と適宜分周比の切り替えを行ってい
る。こうして、ＰＬＬ回路２２で作成されるクロック
は、伝送線１２Ａ，１２Ｂ上のデータ伝送速度に同期さ
せられている。

【００３１】このとき、伝送クロック速度の調整は、伝
送線１２Ａ，１２Ｂ上のデータ信号のマーク，スペース
の変化点を情報として分周比を切り替えることにより行
われている。

【００３２】一方、データ機器３Ａ，３Ｂへの下りデー
タ伝送タイミングクロック（ＲＴ）は、発振器２３から
クロックを分周器２４にてＮ分周することにより作成し
ている。

【００３３】そして、発振器２３からＭ分周，Ｎ分周し
て得られたクロックは、それぞれ伝送速度変換回路２５
へのデータ信号送出タイミング／書き込みタイミング
（網へ向けての上りデータ信号（ＳＤ）の場合）、デー
タ信号書き込みタイミング／読出タイミング（網からの
下りデータ信号（ＲＤ）の場合）として用いられる。

【００３４】ここで、Ｍ，Ｎ分周の間には略Ｍ＝ｋＮの
関係が成立している。ここで、両者が略等しいのは、Ｍ
分周がＰＬＬ回路２２によるもので、クロック源１１に
同期したものであるため、正確にＭ分周ではなく１０−
５〜１０−６程度ずれているからである。

【００３５】また、データ機器３Ａ，３Ｂの送信タイミ
ングクロック（ＳＴ１）は、システムとは独立したクロ
ック源で動作しており、やはり１０−５〜１０−６程度
ずれている。すなわち、これら伝送速度のずれが加算さ
れて２×１０−５〜２×１０−６程度のずれとなってい
る。

【００３６】データ機器３Ａからデータ信号を受取り、
伝送線１２Ａ上に乗せる場合は、伝送線１２Ａ上の伝送
速度がデータ機器３Ａの伝送速度よりｋ倍速いことか
ら、僅かな速度のずれは全く問題とはならない。

【００３７】しかし、データ機器接続ユニット２Ｂから
データ機器３Ｂへデータ信号を出力する場合には、再び
伝送速度はタイミングクロック（ＲＴ）により元の伝送
速度にモードされるため、ここでのデータ信号の過不足
が生じてくる。

【００３８】この過不足は、（２×１０−５〜２×１０
−６）／データ通信速度（ｂｐｓ）秒に１ビットの割合
で生ずる。

【００３９】このように周波数が僅かにずれた状態を維
持していると、伝送速度変換回路２５内のバッファメモ
リに蓄積データが増加した場合、伝送遅延増加，すなわ
ちオーバーフローエラーが生じ、逆にバッファメモリ内
の蓄積データが減少した場合、アンダーフローエラーが
生じてしまう。

【００４０】そこで、分周器２４での分周比Ｎを適宜Ｎ
±１に再設定し、２×１０−５〜２×１０−６程度の周
波数のずれではバッファメモリのオーバーフローやアン
ダーフローが生じないようにする。すなわち、Ｎ分周を
公称伝送速度に対して例えば１０−３程度下りタイミン
グクロック（ＲＴ）の周波数のずれが生ずるように設定
する。そして、定期的に分周比をプラス方向，マイナス
方向にずれが生ずるように切替設定するように制御す
る。

【００４１】例えば、発振器２３として６．１４４ＭＨ
ｚ，Ｍ分周として９６（伝送線２上は６４ｋｂｐｓ）、
Ｎ分周として６４０（データ機器３Ａ，３Ｂの送受信は
９．６ｂｐｓ）に選ぶとする。Ｎ分周の調整幅を±１と
した場合、公称周波数９．６ｋｂｐｓに対して０．１６
％程ずれることになる。

【００４２】この状態ではデータ機器３Ａからデータ機
器３Ｂにデータ信号が到達する間に、６４０／９６００
＝約６７ｍｓに１ビットの割合でデータ信号の過不足と
なる。このデータ信号の過不足を伝送速度変換回路２５
内のバッファメモリ蓄積量に基づいて判定し、分周器２
４の分周比をＮ±１に切り替えるように伝送速度可変回
路２６により制御を行う。

【００４３】以下、伝送速度変換回路２５の動作を図２
を用いて説明する。伝送速度変換回路２５は４つのシリ
アル伝送回路（ＳＩＯ）２５１，２５４と２つのバッフ
ァメモリ２５５，２５６とから構成されている。

【００４４】シリアル伝送回路２５１，２５２と送信バ
ッファメモリ２５５はデータ機器３Ａから網へ向けての
上り方向速度変換動作を行い、シリアル伝送回路２５
３，２５４と受信バッファメモリ２５６は網からデータ
機器３Ｂへ向けての下り方向速度変換動作を行ってい
る。図２では片方向の伝送についてのみ表示してある
が、逆方向も同様な構成となっている。

【００４５】シリアル伝送回路２５１〜２５４として
は、例えばＺｉｌｏｇ社製Ｚ８０ＳＩＯ，Ｉｎｔｅｌ社
製ｉ８０５１等の汎用のＬＳＩを使用できる。

【００４６】シリアル伝送回路２５１，２５４はキャラ
クタ同期モードで使用し、シリアル伝送回路２５１，２
５３はＨＤＬＣ同期モードで使用する。

【００４７】データ機器３Ａからの送信データ（ＳＤ）
はシリアル伝送回路２５１により逐次送信バッファメモ
リ２５５内に蓄えられている。

【００４８】このとき、ある一定時間Ｔを区切りとし
て、この間に送信バッファメモリ２５５内に蓄えられた
データをデータブロックｉを単位として読みだして、シ
リアル伝送回路２５２により伝送線１２Ａ上に送り出
す。

【００４９】伝送線１２Ａ上の伝送速度は送信データ
（ＳＤ）より速いので、Ｔより短い期間ｔで送信が完了
し、残りの時間はフラグパターンがＩｄｌｅ信号として
挿入されることとなる。

【００５０】伝送線１２Ｂから送られてきたデータブロ
ックｊはシリアル伝送回路２５３により逐次受信バッフ
ァメモリ２５６内に蓄えられて行く。蓄えられたデータ
は読み出されてシリアル伝送回路２５４により受信デー
タ（ＲＤ）としてデータ機器３Ｂへ送り出される。

【００５１】このとき、受信バッファメモリ２５６にデ
ータブロックｊが書き込まれているとき、データブロッ
クｊ−２が読み出されるように制御する。

【００５２】送信データタイミングクロック（ＳＴ１）
と受信データ（ＲＴ）の周波数偏差によりデータブロッ
クの書き込み／読みだしクロック差がずれてくるのを受
信タイミングクロック（ＲＴ）の周波数可変により調整
する。

【００５３】以下に、マイクロプロセッサからなる伝送
速度可変回路２６の動作を図３のフローチャートを用い
て説明する。なお、図３は受信タイミングクロック（Ｒ
Ｔ）の周波数調整部分のサブルーチンを示すものであ
る。

【００５４】ステップ１にてシリアル伝送回路２５３の
受信ステータスをリードし、ステップ２にてデータブロ
ック単位ｊの受信が完了したかどうかをチェックする。
これはＨＤＬＣフレームのクローズフラグをシリアル伝
送回路２５３が検出したかどうかを監視することにより
行われる。

【００５５】データブロック単位ｊの受信が完了してい
る場合、続いてステップ３にて受信バッファメモリ２５
６の現在読みだし中のブロックがどれであるかをチェッ
クし、さらにステップ４にて読みだし中のブロックがｊ
−１，ｊ−２，ｊ−３のどれであるかを判定する。

【００５６】ｊ−１のときは、受信タイミングクロック
（ＲＴ）が対向するデータ機器３Ａの送信タイミングク
ロック（ＳＴ１）より速いため、受信バッファメモリ２
５６のデータ蓄積量が減少してきている。そのため、分
周器２４の分周比をＮ＋１分周に設定を変更して受信タ
イミングクロック（ＲＴ）を速くする。これに対して、
ｊ−３のときは、逆に分周比をＮ−１分周に設定して受
信タイミングクロック（ＲＴ）を遅くするように調整す
る。これらは、それぞれステップ５，６にて行われる。

【００５７】ｊ−２のときは、遅れ進みもないちょうど
バランスのとれたデータ蓄積量であるため、現状の分周
比（Ｎ＋１またはＮ−１のどちらかである）を維持す
る。

【００５８】ステップ２にてデータブロック単位ｊの受
信が途中段階にあるとき、ステップ５，６にて分周比の
変更を終了したとき、ステップ４にて遅れ進みもない状
態と判断したときは、サブルーチン処理を終了してリタ
ーンする。

【００５９】次に、このプログラム処理による受信デー
タタイミングクロック（ＲＴ）周波数調整を前述の伝送
速度の例で考察する。

【００６０】データブロック長は伝送路網での遅延を考
慮するとあまり大きくはとれない。４バイト程度を単位
にとると、２ブロック長分の約６ｍｓの網内遅延とな
り、容認できるレベルといえる。このとき、６７ｍｓ毎
に１ビットのずれが生じているわけであるから、１ブロ
ック長すなわち３２ビット分ずれるまでには、２ｓｅｃ
を要し、十分マイクロプロセッサのプログラムで制御可
能であることが確認できた。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
対向するデータ機器接続ユニットに接続されているデー
タ機器からの送信データタイミングクロック（ＳＴ１）
に受信タイミングクロック（ＲＴ）を同期させるように
したことにより、周波数偏差を抑えることができる。こ
れにより、伝送路網とのクロック源との違いによるデー
タ信号の過不足が生じたりすることはなく、誤りのない
データ通信サービスが提供できる。また、データ機器を
接続する場合だけでなく、独立したクロック源が動作す
る例えばローカルエリアネットワーク（ＬＡＮ）間をデ
ジタル化された伝送路網に接続する場合にも、本発明の
データ機器接続ユニットを応用することができる。

【図面の簡単な説明】

【図１】本発明に係るデータ機器接続ユニットを用いた
デジタル伝送路網のシステム構成例を示す図。

【図２】本発明のデータ機器接続ユニット内に設けられ
る伝送速度変換回路の詳細を示すブロック図。

【図３】本発明のデータ機器接続ユニット内に設けられ
る伝送速度可変回路の動作を説明するためのフローチャ
ート。

【図４】従来のデータ機器接続ユニットを用いたデジタ
ル伝送路網のシステム構成例を示す図。

【符号の説明】

１ 交換機 ２ データ機器接続ユニット ３ データ機器 ２２ ＰＬＬ回路 ２３ 発振器 ２４ 分周器 ２５ 伝送速度変換回路 ２６ 伝送速度可変回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デジタル化された伝送路網とデータ機器
   との間に介在されて、両者間のインタフェースとして機
   能するデータ機器接続ユニットにおいて、 システムクロック源を持つ網からの下りデータ信号から
   該網への上りデータ信号の送信タイミングクロックを抽
   出する送信タイミングクロック抽出手段と、 接続されているデータ機器のデータ伝送速度と網の伝送
   速度との速度変換を行う伝送速度変換手段と、 自ユニット内のクロック源の出力を分周し、接続されて
   いるデータ機器の公称伝送速度の下りデータ信号受信タ
   イミングクロックを作成すると共に、該受信タイミング
   クロックを前記公称伝送速度より僅かに早いかもしくは
   遅いクロック周波数に可変する機能を有する受信タイミ
   ングクロック作成手段と、 前記伝送速度変換手段内における下りデータ信号の蓄積
   量に応じて前記受信タイミングクロック作成手段の受信
   タイミングクロックを前記送信タイミングクロックに同
   期した周波数に可変制御する伝送速度可変制御手段とを
   具備することを特徴とするデータ機器接続ユニット。
2. 【請求項２】 網を介して対向するデータ機器接続ユニ
   ット間のデータ伝送を一定長のデータブロック単位に区
   切って行う伝送路網に収容され、前記伝送速度可変手段
   は、前記受信タイミングクロックの周波数を、前記伝送
   速度変換手段内における前記データブロックの蓄積量が
   基準量を越した場合には前記公称伝送速度対応の周波数
   より速く設定し、基準量を下回った場合には前記公称伝
   送速度対応の周波数より遅く設定するように前記受信タ
   イミングクロック作成手段のクロック源出力の分周比を
   可変制御することを特徴とする請求項１記載のデータ機
   器接続ユニット。
3. 【請求項３】 伝送路網は、ＨＤＬＣフレーム伝送手順
   またはＢＳＣ同期フレーム伝送手順を用いる網であるこ
   とを特徴とする請求項１または２記載のデータ機器接続
   ユニット。