JPH05183586A - データ機器接続ユニット - Google Patents
データ機器接続ユニットInfo
- Publication number
- JPH05183586A JPH05183586A JP4001022A JP102292A JPH05183586A JP H05183586 A JPH05183586 A JP H05183586A JP 4001022 A JP4001022 A JP 4001022A JP 102292 A JP102292 A JP 102292A JP H05183586 A JPH05183586 A JP H05183586A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- frequency
- timing clock
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 伝送路網とデータ機器のクロック源の違いに
よるデータ信号の過不足を無くし、誤りの無いデータ通
信サービスを可能とする。 【構成】 一定長のデータブロック単位に区切ってデー
タ伝送を行う伝送路網に対向して配置したデータ機器接
続ユニット2において、速度可変回路26は、伝送速度
変換回路(バッファメモリ)25における下りデータブ
ロックの蓄積量を監視し、このデータブロックの蓄積量
が基準量を越した場合には、受信データ(RD)のタイ
ミングクロック(RT)の周波数が、自ユニットに接続
されているデータ機器2の公称伝送速度対応の周波数よ
り速くなるように分周器24の分周比を可変制御し、他
方、基準量を下回った場合には前記公称伝送速度対応の
周波数より遅くなるように分周器24の分周比を可変制
御する。
よるデータ信号の過不足を無くし、誤りの無いデータ通
信サービスを可能とする。 【構成】 一定長のデータブロック単位に区切ってデー
タ伝送を行う伝送路網に対向して配置したデータ機器接
続ユニット2において、速度可変回路26は、伝送速度
変換回路(バッファメモリ)25における下りデータブ
ロックの蓄積量を監視し、このデータブロックの蓄積量
が基準量を越した場合には、受信データ(RD)のタイ
ミングクロック(RT)の周波数が、自ユニットに接続
されているデータ機器2の公称伝送速度対応の周波数よ
り速くなるように分周器24の分周比を可変制御し、他
方、基準量を下回った場合には前記公称伝送速度対応の
周波数より遅くなるように分周器24の分周比を可変制
御する。
Description
【0001】
【産業上の利用分野】この発明は、デジタル化された伝
送路網において、網とは独立したクロック源に同期して
データ送信をおこなうデータ機器を接続する為に、下り
タイミング回路周波数偏差調整機能を有したデータ機器
接続ユニットに関する。
送路網において、網とは独立したクロック源に同期して
データ送信をおこなうデータ機器を接続する為に、下り
タイミング回路周波数偏差調整機能を有したデータ機器
接続ユニットに関する。
【0002】
【従来の技術】デジタル化された伝送路網にデータ機器
を接続する場合の従来システムの一例を図4に示す。一
般に、この種のシステムにおいては、網全体の同期をと
るためのクロック源は伝送路網内に設けられており、こ
のクロック源をタイミング信号としてシステム全体が動
作するようになっている。図4の例では、クロック源1
1は交換機1内に設けられている。
を接続する場合の従来システムの一例を図4に示す。一
般に、この種のシステムにおいては、網全体の同期をと
るためのクロック源は伝送路網内に設けられており、こ
のクロック源をタイミング信号としてシステム全体が動
作するようになっている。図4の例では、クロック源1
1は交換機1内に設けられている。
【0003】伝送線12A,12B,…には、データ機
器接続ユニット2A,2B,…が接続されている。この
データ機器接続ユニット2A,2Bには、それぞれデー
タ機3A,3Bが接続されている。
器接続ユニット2A,2B,…が接続されている。この
データ機器接続ユニット2A,2Bには、それぞれデー
タ機3A,3Bが接続されている。
【0004】交換機1では、必要に応じてスイッチ13
にて接続先を切り替えることにより、伝送線12A,1
2B…を互いに選択的に接続するようになされている。
にて接続先を切り替えることにより、伝送線12A,1
2B…を互いに選択的に接続するようになされている。
【0005】図4においては、データ機器3Aからデー
タ機器3Bへデータ伝送をする場合が示されている。こ
こで、データ機器接続ユニット2A,2Bとしては同じ
ものが使用されており、それらの内部構成は以下のよう
になっている。
タ機器3Bへデータ伝送をする場合が示されている。こ
こで、データ機器接続ユニット2A,2Bとしては同じ
ものが使用されており、それらの内部構成は以下のよう
になっている。
【0006】速度変換回路21ではデータ機器3A,3
Bのデータ伝送速度と伝送線12A,12B上のデータ
伝送速度との速度変換を行っている。
Bのデータ伝送速度と伝送線12A,12B上のデータ
伝送速度との速度変換を行っている。
【0007】伝送線12A,12B上の方が伝送速度は
速く、一般的に、データ機器3A,3Bの伝送速度は1
9.2kbps以下であるのに対して、伝送線12A,
12B上の伝送速度は48kbps,64kbpsおよ
びこれらの整数倍である。伝送線12A,12B上にお
いて、速度変換により生じた空データエリアには、同期
パターン等が伝送されている。
速く、一般的に、データ機器3A,3Bの伝送速度は1
9.2kbps以下であるのに対して、伝送線12A,
12B上の伝送速度は48kbps,64kbpsおよ
びこれらの整数倍である。伝送線12A,12B上にお
いて、速度変換により生じた空データエリアには、同期
パターン等が伝送されている。
【0008】PLL回路22では、伝送線12A,12
B上の交換機1からの下りデータ信号から伝送線12
A,12B上の伝送クロックを抽出しており、この伝送
クロックはクロック源11に同期している。
B上の交換機1からの下りデータ信号から伝送線12
A,12B上の伝送クロックを抽出しており、この伝送
クロックはクロック源11に同期している。
【0009】この抽出した伝送クロック(48kHz,
64kHzの整数倍)と発振器23のクロックを分周器
24にてN分周することにより得られたデータ機器2
A,2Bのための下りデータ信号タイミングクロック
(RT)とにより速度変換回路21が動作するようにな
っている。
64kHzの整数倍)と発振器23のクロックを分周器
24にてN分周することにより得られたデータ機器2
A,2Bのための下りデータ信号タイミングクロック
(RT)とにより速度変換回路21が動作するようにな
っている。
【0010】発振器23はPLL回路動作のためのクロ
ック源であり、N分周はクロック源11と発振器23の
発振周波数偏差とを調整するするためにPLL回路22
により時々(N±1)分周に可変されている。
ック源であり、N分周はクロック源11と発振器23の
発振周波数偏差とを調整するするためにPLL回路22
により時々(N±1)分周に可変されている。
【0011】ここで、速度変換回路21としては、例え
ばCCITT勧告V.110による時分割多重方式の回
路が挙げられる。
ばCCITT勧告V.110による時分割多重方式の回
路が挙げられる。
【0012】データ機器3Aからの送信データ(SD)
は、データ機器接続ユニット2A内の速度変換回路2
1,伝送線12A,スイッチ13,伝送線12B,デー
タ機器接続ユニット内の速度変換回路21を介してデー
タ機器3Bの受信データ(RD)として伝えられる。逆
方向のデータ伝送も同様である。
は、データ機器接続ユニット2A内の速度変換回路2
1,伝送線12A,スイッチ13,伝送線12B,デー
タ機器接続ユニット内の速度変換回路21を介してデー
タ機器3Bの受信データ(RD)として伝えられる。逆
方向のデータ伝送も同様である。
【0013】データ機器3A,3Bへの下りデータ信号
のタイミングクロック(RT)は、いずれもクロック源
11に同期した伝送線12A,12Bの伝送クロックか
らPLL回路22にて作成された従属同期クロックであ
り、周波数は互いに一致している。すなわち、図4に示
される例では、システム全体がクロック源11に同期し
て動作していることになる。
のタイミングクロック(RT)は、いずれもクロック源
11に同期した伝送線12A,12Bの伝送クロックか
らPLL回路22にて作成された従属同期クロックであ
り、周波数は互いに一致している。すなわち、図4に示
される例では、システム全体がクロック源11に同期し
て動作していることになる。
【0014】
【発明が解決しようとする課題】ところで、上述のシス
テムにおいては、接続するデータ機器3A,3Bからの
送信データ(SD)のタイミングクロックとして、網側
から供給されるクロック(ST2)とデータ機器接続ユ
ニット2A,2Bから供給されるクロック(ST1)の
2種類のものが使用されている。
テムにおいては、接続するデータ機器3A,3Bからの
送信データ(SD)のタイミングクロックとして、網側
から供給されるクロック(ST2)とデータ機器接続ユ
ニット2A,2Bから供給されるクロック(ST1)の
2種類のものが使用されている。
【0015】そのうちクロック(ST2)の場合は、受
信データ(RD)のタイミングクロック(RT)同様
に、網のシステム全体のクロック源11に同期している
ことになる。この場合、送信データ(SD)と受信デー
タ(RD)とは周波数の一致したタイミングクロックに
同期して送受信されるために、データの過不足を生ずる
ことはない。
信データ(RD)のタイミングクロック(RT)同様
に、網のシステム全体のクロック源11に同期している
ことになる。この場合、送信データ(SD)と受信デー
タ(RD)とは周波数の一致したタイミングクロックに
同期して送受信されるために、データの過不足を生ずる
ことはない。
【0016】これに対して、クロック(ST1)の場
合、クロック源が送信の場合はデータ機器3A,3B内
にあり、受信の場合はデータ機器接続ユニット2A,2
B内にあるため、クロック源が異なっている。
合、クロック源が送信の場合はデータ機器3A,3B内
にあり、受信の場合はデータ機器接続ユニット2A,2
B内にあるため、クロック源が異なっている。
【0017】例えクロック源として水晶振動子を用いて
公称データ伝送速度を同じとしても、クロック源が異な
る場合には、両者間における実際の伝送速度には10−
5〜10−6程度の周波数のずれがある。
公称データ伝送速度を同じとしても、クロック源が異な
る場合には、両者間における実際の伝送速度には10−
5〜10−6程度の周波数のずれがある。
【0018】そのため、上述のクロック(ST1)を用
いた伝送においては、データ機器3Aからデータ機器3
Bまでに至る伝送経路中においてデータの過不足が生じ
てしまう。逆方向も同様な理由でデータの過不足が生じ
てくる。そして、このデータの過不足はデータ伝送エラ
ーとなってしまうと言う問題点があった。
いた伝送においては、データ機器3Aからデータ機器3
Bまでに至る伝送経路中においてデータの過不足が生じ
てしまう。逆方向も同様な理由でデータの過不足が生じ
てくる。そして、このデータの過不足はデータ伝送エラ
ーとなってしまうと言う問題点があった。
【0019】本発明はこの問題点を除去し、伝送路網と
のクロック源の違いによるデータ信号の過不足を無く
し、誤りの無いデータ通信サービスを可能とするデータ
機器接続ユニットを提供することを目的とする。
のクロック源の違いによるデータ信号の過不足を無く
し、誤りの無いデータ通信サービスを可能とするデータ
機器接続ユニットを提供することを目的とする。
【0020】
【課題を解決するための手段】本発明は、デジタル化さ
れた伝送路網とデータ機器との間に介在されて、両者間
のインタフェースとして機能するデータ機器接続ユニッ
トにおいて、システムクロック源を持つ網からの下りデ
ータ信号から該網への上りデータ信号の送信タイミング
クロックを抽出する送信タイミングクロック抽出手段
と、接続されているデータ機器のデータ伝送速度と網の
伝送速度との速度変換を行う伝送速度変換手段と、自ユ
ニット内のクロック源の出力を分周し、接続されている
データ機器の公称伝送速度の下りデータ信号受信タイミ
ングクロックを作成すると共に、該受信タイミングクロ
ックを前記公称伝送速度より僅かに早いかもしくは遅い
クロック周波数に可変する機能を有する受信タイミング
クロック作成手段と、前記伝送速度変換手段内における
下りデータ信号の蓄積量に応じて前記受信タイミングク
ロック作成手段の受信タイミングクロックを前記送信タ
イミングクロックに同期した周波数に可変制御する伝送
速度可変制御手段とを具備することを特徴とする。
れた伝送路網とデータ機器との間に介在されて、両者間
のインタフェースとして機能するデータ機器接続ユニッ
トにおいて、システムクロック源を持つ網からの下りデ
ータ信号から該網への上りデータ信号の送信タイミング
クロックを抽出する送信タイミングクロック抽出手段
と、接続されているデータ機器のデータ伝送速度と網の
伝送速度との速度変換を行う伝送速度変換手段と、自ユ
ニット内のクロック源の出力を分周し、接続されている
データ機器の公称伝送速度の下りデータ信号受信タイミ
ングクロックを作成すると共に、該受信タイミングクロ
ックを前記公称伝送速度より僅かに早いかもしくは遅い
クロック周波数に可変する機能を有する受信タイミング
クロック作成手段と、前記伝送速度変換手段内における
下りデータ信号の蓄積量に応じて前記受信タイミングク
ロック作成手段の受信タイミングクロックを前記送信タ
イミングクロックに同期した周波数に可変制御する伝送
速度可変制御手段とを具備することを特徴とする。
【0021】
【作用】本発明では、受信データ(RD)のタイミング
クロック(RT)を、システム全体のクロック源ではな
くて、対向するデータ機器接続ユニットに接続されてい
るデータ機器からの送信データタイミングクロック(S
T1)に同期させることによって、タイミングクロック
周波数偏差を無くすようにしたものである。このような
周波数偏差の無い受信タイミングクロックを得るため
に、従来、ユニット内のPLL回路から得られる伝送線
上の下りデータ信号から抽出したシステムのクロック源
の周波数情報を基にした同ユニット内の分周器の(N±
1)分周可変制御していたものを、本発明では、ユニッ
ト内の伝送速度変換手段としてのバッファメモリの下り
データ基準蓄積量を判断基準とした同ユニット内の分周
器のN±1分周可変による制御を採用し、この制御を例
えばマイクロプロセッサによるプログラム制御とする構
成としている。
クロック(RT)を、システム全体のクロック源ではな
くて、対向するデータ機器接続ユニットに接続されてい
るデータ機器からの送信データタイミングクロック(S
T1)に同期させることによって、タイミングクロック
周波数偏差を無くすようにしたものである。このような
周波数偏差の無い受信タイミングクロックを得るため
に、従来、ユニット内のPLL回路から得られる伝送線
上の下りデータ信号から抽出したシステムのクロック源
の周波数情報を基にした同ユニット内の分周器の(N±
1)分周可変制御していたものを、本発明では、ユニッ
ト内の伝送速度変換手段としてのバッファメモリの下り
データ基準蓄積量を判断基準とした同ユニット内の分周
器のN±1分周可変による制御を採用し、この制御を例
えばマイクロプロセッサによるプログラム制御とする構
成としている。
【0022】具体的な制御として、本発明では、対向す
るデータ機器接続ユニットに接続されたデータ機器の送
信タイミングクロック周波数を検出するための伝送速度
変換手段(バッファメモリ)の下りデータ蓄積量を判断
するのに、伝送線上のデータ信号を用いる。
るデータ機器接続ユニットに接続されたデータ機器の送
信タイミングクロック周波数を検出するための伝送速度
変換手段(バッファメモリ)の下りデータ蓄積量を判断
するのに、伝送線上のデータ信号を用いる。
【0023】そのため、対向するデータ機器接続ユニッ
ト間のデータ伝送は、HDLCフレームやBSC同期フ
レームのような伝送手順を用いることで、伝送線上のデ
ータ信号を一定長のデータ信号ブロックに区切るように
する。
ト間のデータ伝送は、HDLCフレームやBSC同期フ
レームのような伝送手順を用いることで、伝送線上のデ
ータ信号を一定長のデータ信号ブロックに区切るように
する。
【0024】このデータブロック数のバッファメモリ内
の蓄積量が増大して行くか、或いは減少して行くかを監
視することで、相手側データ機器の送信タイミングクロ
ック(ST1)が、バッファメモリから読みだして送信
する下りタイミングクロック(RT)より速いか遅いか
を判断する。
の蓄積量が増大して行くか、或いは減少して行くかを監
視することで、相手側データ機器の送信タイミングクロ
ック(ST1)が、バッファメモリから読みだして送信
する下りタイミングクロック(RT)より速いか遅いか
を判断する。
【0025】増大する場合は、下りタイミングクロック
(RT)が速くなるように分周比をN−1分周に設定
し、逆に減少する場合には、下りタイミングクロック
(RT)が遅くなるように分周比をN+1分周に設定す
る。
(RT)が速くなるように分周比をN−1分周に設定
し、逆に減少する場合には、下りタイミングクロック
(RT)が遅くなるように分周比をN+1分周に設定す
る。
【0026】この様にして、平均としてちょうど相手側
データ機器の送信タイミングクロック(ST1)と周波
数が一致する下りタイミングクロック(RT)が作成さ
れることになる。
データ機器の送信タイミングクロック(ST1)と周波
数が一致する下りタイミングクロック(RT)が作成さ
れることになる。
【0027】
【実施例】本発明に係るデータ機器接続ユニットを用い
たデータ伝送システムの構成例を図1に示す。この例で
は、データ機器接続ユニット2C,2Dが本発明の実施
例に相当する。なお、従来例と同一構成要素には同一の
番号を付して説明は省略する。
たデータ伝送システムの構成例を図1に示す。この例で
は、データ機器接続ユニット2C,2Dが本発明の実施
例に相当する。なお、従来例と同一構成要素には同一の
番号を付して説明は省略する。
【0028】同図において、25はバッファメモリとシ
リアル伝送回路とから構成される伝送速度変換回路であ
り、26は分周器24の分周比を切り替えて下りデータ
タイミングクロック(RT)の周波数を可変制御する伝
送速度可変回路である。
リアル伝送回路とから構成される伝送速度変換回路であ
り、26は分周器24の分周比を切り替えて下りデータ
タイミングクロック(RT)の周波数を可変制御する伝
送速度可変回路である。
【0029】以下、図1を用いて本データ機器接続ユニ
ットの動作を説明する。発振器23の周波数は伝送線1
2A,12B上のデータ伝送速度のM倍であり、PLL
回路22はこれをM分周して伝送タイミングクロックを
作成している。
ットの動作を説明する。発振器23の周波数は伝送線1
2A,12B上のデータ伝送速度のM倍であり、PLL
回路22はこれをM分周して伝送タイミングクロックを
作成している。
【0030】発振器23とシステムのクロック源11と
は前述したように10−5〜10−6程度周波数がずれ
ており、これを微調するためにPLL回路22ではM−
1,M,M+1分周と適宜分周比の切り替えを行ってい
る。こうして、PLL回路22で作成されるクロック
は、伝送線12A,12B上のデータ伝送速度に同期さ
せられている。
は前述したように10−5〜10−6程度周波数がずれ
ており、これを微調するためにPLL回路22ではM−
1,M,M+1分周と適宜分周比の切り替えを行ってい
る。こうして、PLL回路22で作成されるクロック
は、伝送線12A,12B上のデータ伝送速度に同期さ
せられている。
【0031】このとき、伝送クロック速度の調整は、伝
送線12A,12B上のデータ信号のマーク,スペース
の変化点を情報として分周比を切り替えることにより行
われている。
送線12A,12B上のデータ信号のマーク,スペース
の変化点を情報として分周比を切り替えることにより行
われている。
【0032】一方、データ機器3A,3Bへの下りデー
タ伝送タイミングクロック(RT)は、発振器23から
クロックを分周器24にてN分周することにより作成し
ている。
タ伝送タイミングクロック(RT)は、発振器23から
クロックを分周器24にてN分周することにより作成し
ている。
【0033】そして、発振器23からM分周,N分周し
て得られたクロックは、それぞれ伝送速度変換回路25
へのデータ信号送出タイミング/書き込みタイミング
(網へ向けての上りデータ信号(SD)の場合)、デー
タ信号書き込みタイミング/読出タイミング(網からの
下りデータ信号(RD)の場合)として用いられる。
て得られたクロックは、それぞれ伝送速度変換回路25
へのデータ信号送出タイミング/書き込みタイミング
(網へ向けての上りデータ信号(SD)の場合)、デー
タ信号書き込みタイミング/読出タイミング(網からの
下りデータ信号(RD)の場合)として用いられる。
【0034】ここで、M,N分周の間には略M=kNの
関係が成立している。ここで、両者が略等しいのは、M
分周がPLL回路22によるもので、クロック源11に
同期したものであるため、正確にM分周ではなく10−
5〜10−6程度ずれているからである。
関係が成立している。ここで、両者が略等しいのは、M
分周がPLL回路22によるもので、クロック源11に
同期したものであるため、正確にM分周ではなく10−
5〜10−6程度ずれているからである。
【0035】また、データ機器3A,3Bの送信タイミ
ングクロック(ST1)は、システムとは独立したクロ
ック源で動作しており、やはり10−5〜10−6程度
ずれている。すなわち、これら伝送速度のずれが加算さ
れて2×10−5〜2×10−6程度のずれとなってい
る。
ングクロック(ST1)は、システムとは独立したクロ
ック源で動作しており、やはり10−5〜10−6程度
ずれている。すなわち、これら伝送速度のずれが加算さ
れて2×10−5〜2×10−6程度のずれとなってい
る。
【0036】データ機器3Aからデータ信号を受取り、
伝送線12A上に乗せる場合は、伝送線12A上の伝送
速度がデータ機器3Aの伝送速度よりk倍速いことか
ら、僅かな速度のずれは全く問題とはならない。
伝送線12A上に乗せる場合は、伝送線12A上の伝送
速度がデータ機器3Aの伝送速度よりk倍速いことか
ら、僅かな速度のずれは全く問題とはならない。
【0037】しかし、データ機器接続ユニット2Bから
データ機器3Bへデータ信号を出力する場合には、再び
伝送速度はタイミングクロック(RT)により元の伝送
速度にモードされるため、ここでのデータ信号の過不足
が生じてくる。
データ機器3Bへデータ信号を出力する場合には、再び
伝送速度はタイミングクロック(RT)により元の伝送
速度にモードされるため、ここでのデータ信号の過不足
が生じてくる。
【0038】この過不足は、(2×10−5〜2×10
−6)/データ通信速度(bps)秒に1ビットの割合
で生ずる。
−6)/データ通信速度(bps)秒に1ビットの割合
で生ずる。
【0039】このように周波数が僅かにずれた状態を維
持していると、伝送速度変換回路25内のバッファメモ
リに蓄積データが増加した場合、伝送遅延増加,すなわ
ちオーバーフローエラーが生じ、逆にバッファメモリ内
の蓄積データが減少した場合、アンダーフローエラーが
生じてしまう。
持していると、伝送速度変換回路25内のバッファメモ
リに蓄積データが増加した場合、伝送遅延増加,すなわ
ちオーバーフローエラーが生じ、逆にバッファメモリ内
の蓄積データが減少した場合、アンダーフローエラーが
生じてしまう。
【0040】そこで、分周器24での分周比Nを適宜N
±1に再設定し、2×10−5〜2×10−6程度の周
波数のずれではバッファメモリのオーバーフローやアン
ダーフローが生じないようにする。すなわち、N分周を
公称伝送速度に対して例えば10−3程度下りタイミン
グクロック(RT)の周波数のずれが生ずるように設定
する。そして、定期的に分周比をプラス方向,マイナス
方向にずれが生ずるように切替設定するように制御す
る。
±1に再設定し、2×10−5〜2×10−6程度の周
波数のずれではバッファメモリのオーバーフローやアン
ダーフローが生じないようにする。すなわち、N分周を
公称伝送速度に対して例えば10−3程度下りタイミン
グクロック(RT)の周波数のずれが生ずるように設定
する。そして、定期的に分周比をプラス方向,マイナス
方向にずれが生ずるように切替設定するように制御す
る。
【0041】例えば、発振器23として6.144MH
z,M分周として96(伝送線2上は64kbps)、
N分周として640(データ機器3A,3Bの送受信は
9.6bps)に選ぶとする。N分周の調整幅を±1と
した場合、公称周波数9.6kbpsに対して0.16
%程ずれることになる。
z,M分周として96(伝送線2上は64kbps)、
N分周として640(データ機器3A,3Bの送受信は
9.6bps)に選ぶとする。N分周の調整幅を±1と
した場合、公称周波数9.6kbpsに対して0.16
%程ずれることになる。
【0042】この状態ではデータ機器3Aからデータ機
器3Bにデータ信号が到達する間に、640/9600
=約67msに1ビットの割合でデータ信号の過不足と
なる。このデータ信号の過不足を伝送速度変換回路25
内のバッファメモリ蓄積量に基づいて判定し、分周器2
4の分周比をN±1に切り替えるように伝送速度可変回
路26により制御を行う。
器3Bにデータ信号が到達する間に、640/9600
=約67msに1ビットの割合でデータ信号の過不足と
なる。このデータ信号の過不足を伝送速度変換回路25
内のバッファメモリ蓄積量に基づいて判定し、分周器2
4の分周比をN±1に切り替えるように伝送速度可変回
路26により制御を行う。
【0043】以下、伝送速度変換回路25の動作を図2
を用いて説明する。伝送速度変換回路25は4つのシリ
アル伝送回路(SIO)251,254と2つのバッフ
ァメモリ255,256とから構成されている。
を用いて説明する。伝送速度変換回路25は4つのシリ
アル伝送回路(SIO)251,254と2つのバッフ
ァメモリ255,256とから構成されている。
【0044】シリアル伝送回路251,252と送信バ
ッファメモリ255はデータ機器3Aから網へ向けての
上り方向速度変換動作を行い、シリアル伝送回路25
3,254と受信バッファメモリ256は網からデータ
機器3Bへ向けての下り方向速度変換動作を行ってい
る。図2では片方向の伝送についてのみ表示してある
が、逆方向も同様な構成となっている。
ッファメモリ255はデータ機器3Aから網へ向けての
上り方向速度変換動作を行い、シリアル伝送回路25
3,254と受信バッファメモリ256は網からデータ
機器3Bへ向けての下り方向速度変換動作を行ってい
る。図2では片方向の伝送についてのみ表示してある
が、逆方向も同様な構成となっている。
【0045】シリアル伝送回路251〜254として
は、例えばZilog社製Z80SIO,Intel社
製i8051等の汎用のLSIを使用できる。
は、例えばZilog社製Z80SIO,Intel社
製i8051等の汎用のLSIを使用できる。
【0046】シリアル伝送回路251,254はキャラ
クタ同期モードで使用し、シリアル伝送回路251,2
53はHDLC同期モードで使用する。
クタ同期モードで使用し、シリアル伝送回路251,2
53はHDLC同期モードで使用する。
【0047】データ機器3Aからの送信データ(SD)
はシリアル伝送回路251により逐次送信バッファメモ
リ255内に蓄えられている。
はシリアル伝送回路251により逐次送信バッファメモ
リ255内に蓄えられている。
【0048】このとき、ある一定時間Tを区切りとし
て、この間に送信バッファメモリ255内に蓄えられた
データをデータブロックiを単位として読みだして、シ
リアル伝送回路252により伝送線12A上に送り出
す。
て、この間に送信バッファメモリ255内に蓄えられた
データをデータブロックiを単位として読みだして、シ
リアル伝送回路252により伝送線12A上に送り出
す。
【0049】伝送線12A上の伝送速度は送信データ
(SD)より速いので、Tより短い期間tで送信が完了
し、残りの時間はフラグパターンがIdle信号として
挿入されることとなる。
(SD)より速いので、Tより短い期間tで送信が完了
し、残りの時間はフラグパターンがIdle信号として
挿入されることとなる。
【0050】伝送線12Bから送られてきたデータブロ
ックjはシリアル伝送回路253により逐次受信バッフ
ァメモリ256内に蓄えられて行く。蓄えられたデータ
は読み出されてシリアル伝送回路254により受信デー
タ(RD)としてデータ機器3Bへ送り出される。
ックjはシリアル伝送回路253により逐次受信バッフ
ァメモリ256内に蓄えられて行く。蓄えられたデータ
は読み出されてシリアル伝送回路254により受信デー
タ(RD)としてデータ機器3Bへ送り出される。
【0051】このとき、受信バッファメモリ256にデ
ータブロックjが書き込まれているとき、データブロッ
クj−2が読み出されるように制御する。
ータブロックjが書き込まれているとき、データブロッ
クj−2が読み出されるように制御する。
【0052】送信データタイミングクロック(ST1)
と受信データ(RT)の周波数偏差によりデータブロッ
クの書き込み/読みだしクロック差がずれてくるのを受
信タイミングクロック(RT)の周波数可変により調整
する。
と受信データ(RT)の周波数偏差によりデータブロッ
クの書き込み/読みだしクロック差がずれてくるのを受
信タイミングクロック(RT)の周波数可変により調整
する。
【0053】以下に、マイクロプロセッサからなる伝送
速度可変回路26の動作を図3のフローチャートを用い
て説明する。なお、図3は受信タイミングクロック(R
T)の周波数調整部分のサブルーチンを示すものであ
る。
速度可変回路26の動作を図3のフローチャートを用い
て説明する。なお、図3は受信タイミングクロック(R
T)の周波数調整部分のサブルーチンを示すものであ
る。
【0054】ステップ1にてシリアル伝送回路253の
受信ステータスをリードし、ステップ2にてデータブロ
ック単位jの受信が完了したかどうかをチェックする。
これはHDLCフレームのクローズフラグをシリアル伝
送回路253が検出したかどうかを監視することにより
行われる。
受信ステータスをリードし、ステップ2にてデータブロ
ック単位jの受信が完了したかどうかをチェックする。
これはHDLCフレームのクローズフラグをシリアル伝
送回路253が検出したかどうかを監視することにより
行われる。
【0055】データブロック単位jの受信が完了してい
る場合、続いてステップ3にて受信バッファメモリ25
6の現在読みだし中のブロックがどれであるかをチェッ
クし、さらにステップ4にて読みだし中のブロックがj
−1,j−2,j−3のどれであるかを判定する。
る場合、続いてステップ3にて受信バッファメモリ25
6の現在読みだし中のブロックがどれであるかをチェッ
クし、さらにステップ4にて読みだし中のブロックがj
−1,j−2,j−3のどれであるかを判定する。
【0056】j−1のときは、受信タイミングクロック
(RT)が対向するデータ機器3Aの送信タイミングク
ロック(ST1)より速いため、受信バッファメモリ2
56のデータ蓄積量が減少してきている。そのため、分
周器24の分周比をN+1分周に設定を変更して受信タ
イミングクロック(RT)を速くする。これに対して、
j−3のときは、逆に分周比をN−1分周に設定して受
信タイミングクロック(RT)を遅くするように調整す
る。これらは、それぞれステップ5,6にて行われる。
(RT)が対向するデータ機器3Aの送信タイミングク
ロック(ST1)より速いため、受信バッファメモリ2
56のデータ蓄積量が減少してきている。そのため、分
周器24の分周比をN+1分周に設定を変更して受信タ
イミングクロック(RT)を速くする。これに対して、
j−3のときは、逆に分周比をN−1分周に設定して受
信タイミングクロック(RT)を遅くするように調整す
る。これらは、それぞれステップ5,6にて行われる。
【0057】j−2のときは、遅れ進みもないちょうど
バランスのとれたデータ蓄積量であるため、現状の分周
比(N+1またはN−1のどちらかである)を維持す
る。
バランスのとれたデータ蓄積量であるため、現状の分周
比(N+1またはN−1のどちらかである)を維持す
る。
【0058】ステップ2にてデータブロック単位jの受
信が途中段階にあるとき、ステップ5,6にて分周比の
変更を終了したとき、ステップ4にて遅れ進みもない状
態と判断したときは、サブルーチン処理を終了してリタ
ーンする。
信が途中段階にあるとき、ステップ5,6にて分周比の
変更を終了したとき、ステップ4にて遅れ進みもない状
態と判断したときは、サブルーチン処理を終了してリタ
ーンする。
【0059】次に、このプログラム処理による受信デー
タタイミングクロック(RT)周波数調整を前述の伝送
速度の例で考察する。
タタイミングクロック(RT)周波数調整を前述の伝送
速度の例で考察する。
【0060】データブロック長は伝送路網での遅延を考
慮するとあまり大きくはとれない。4バイト程度を単位
にとると、2ブロック長分の約6msの網内遅延とな
り、容認できるレベルといえる。このとき、67ms毎
に1ビットのずれが生じているわけであるから、1ブロ
ック長すなわち32ビット分ずれるまでには、2sec
を要し、十分マイクロプロセッサのプログラムで制御可
能であることが確認できた。
慮するとあまり大きくはとれない。4バイト程度を単位
にとると、2ブロック長分の約6msの網内遅延とな
り、容認できるレベルといえる。このとき、67ms毎
に1ビットのずれが生じているわけであるから、1ブロ
ック長すなわち32ビット分ずれるまでには、2sec
を要し、十分マイクロプロセッサのプログラムで制御可
能であることが確認できた。
【0061】
【発明の効果】以上説明したように、本発明によれば、
対向するデータ機器接続ユニットに接続されているデー
タ機器からの送信データタイミングクロック(ST1)
に受信タイミングクロック(RT)を同期させるように
したことにより、周波数偏差を抑えることができる。こ
れにより、伝送路網とのクロック源との違いによるデー
タ信号の過不足が生じたりすることはなく、誤りのない
データ通信サービスが提供できる。また、データ機器を
接続する場合だけでなく、独立したクロック源が動作す
る例えばローカルエリアネットワーク(LAN)間をデ
ジタル化された伝送路網に接続する場合にも、本発明の
データ機器接続ユニットを応用することができる。
対向するデータ機器接続ユニットに接続されているデー
タ機器からの送信データタイミングクロック(ST1)
に受信タイミングクロック(RT)を同期させるように
したことにより、周波数偏差を抑えることができる。こ
れにより、伝送路網とのクロック源との違いによるデー
タ信号の過不足が生じたりすることはなく、誤りのない
データ通信サービスが提供できる。また、データ機器を
接続する場合だけでなく、独立したクロック源が動作す
る例えばローカルエリアネットワーク(LAN)間をデ
ジタル化された伝送路網に接続する場合にも、本発明の
データ機器接続ユニットを応用することができる。
【図1】本発明に係るデータ機器接続ユニットを用いた
デジタル伝送路網のシステム構成例を示す図。
デジタル伝送路網のシステム構成例を示す図。
【図2】本発明のデータ機器接続ユニット内に設けられ
る伝送速度変換回路の詳細を示すブロック図。
る伝送速度変換回路の詳細を示すブロック図。
【図3】本発明のデータ機器接続ユニット内に設けられ
る伝送速度可変回路の動作を説明するためのフローチャ
ート。
る伝送速度可変回路の動作を説明するためのフローチャ
ート。
【図4】従来のデータ機器接続ユニットを用いたデジタ
ル伝送路網のシステム構成例を示す図。
ル伝送路網のシステム構成例を示す図。
1 交換機 2 データ機器接続ユニット 3 データ機器 22 PLL回路 23 発振器 24 分周器 25 伝送速度変換回路 26 伝送速度可変回路
Claims (3)
- 【請求項1】 デジタル化された伝送路網とデータ機器
との間に介在されて、両者間のインタフェースとして機
能するデータ機器接続ユニットにおいて、 システムクロック源を持つ網からの下りデータ信号から
該網への上りデータ信号の送信タイミングクロックを抽
出する送信タイミングクロック抽出手段と、 接続されているデータ機器のデータ伝送速度と網の伝送
速度との速度変換を行う伝送速度変換手段と、 自ユニット内のクロック源の出力を分周し、接続されて
いるデータ機器の公称伝送速度の下りデータ信号受信タ
イミングクロックを作成すると共に、該受信タイミング
クロックを前記公称伝送速度より僅かに早いかもしくは
遅いクロック周波数に可変する機能を有する受信タイミ
ングクロック作成手段と、 前記伝送速度変換手段内における下りデータ信号の蓄積
量に応じて前記受信タイミングクロック作成手段の受信
タイミングクロックを前記送信タイミングクロックに同
期した周波数に可変制御する伝送速度可変制御手段とを
具備することを特徴とするデータ機器接続ユニット。 - 【請求項2】 網を介して対向するデータ機器接続ユニ
ット間のデータ伝送を一定長のデータブロック単位に区
切って行う伝送路網に収容され、前記伝送速度可変手段
は、前記受信タイミングクロックの周波数を、前記伝送
速度変換手段内における前記データブロックの蓄積量が
基準量を越した場合には前記公称伝送速度対応の周波数
より速く設定し、基準量を下回った場合には前記公称伝
送速度対応の周波数より遅く設定するように前記受信タ
イミングクロック作成手段のクロック源出力の分周比を
可変制御することを特徴とする請求項1記載のデータ機
器接続ユニット。 - 【請求項3】 伝送路網は、HDLCフレーム伝送手順
またはBSC同期フレーム伝送手順を用いる網であるこ
とを特徴とする請求項1または2記載のデータ機器接続
ユニット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4001022A JPH05183586A (ja) | 1992-01-07 | 1992-01-07 | データ機器接続ユニット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4001022A JPH05183586A (ja) | 1992-01-07 | 1992-01-07 | データ機器接続ユニット |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05183586A true JPH05183586A (ja) | 1993-07-23 |
Family
ID=11489946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4001022A Pending JPH05183586A (ja) | 1992-01-07 | 1992-01-07 | データ機器接続ユニット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05183586A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7359319B2 (en) | 2000-08-04 | 2008-04-15 | Nec Corporation | Synchronous data transmission system |
-
1992
- 1992-01-07 JP JP4001022A patent/JPH05183586A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7359319B2 (en) | 2000-08-04 | 2008-04-15 | Nec Corporation | Synchronous data transmission system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4694472A (en) | Clock adjustment method and apparatus for synchronous data communications | |
US3519750A (en) | Synchronous digital multiplex communication system including switchover | |
US8018968B2 (en) | System and method for high precision clock recovery over packet networks | |
AU6794798A (en) | A method of and system for synchronously communicating data to a network having a reference clock signal | |
JP3011128B2 (ja) | Aalタイプ1伝送におけるクロック情報転送方式 | |
CN100499415C (zh) | 一种时分复用业务恢复时钟的产生方法及装置 | |
CA1218773A (en) | Apparatus and method for providing a transparent interface across a satellite communications link | |
EP0876017A1 (en) | Digital clock recovery | |
CN101795190B (zh) | 用于调整时钟信号的方法和装置 | |
US6509769B2 (en) | Clock signal generator/converter device | |
US5703915A (en) | Transmission system and multiplexing/demultiplexing equipment involving a justifiable bit stream | |
US20060159130A1 (en) | Method and apparatus for constant bit rate data transmission in an optical burst switching network | |
JPH05183586A (ja) | データ機器接続ユニット | |
US7155191B2 (en) | Method and arrangement for reducing phase jumps when switching between synchronization sources | |
US5524107A (en) | Multiport multidrop digital system | |
JP3090710B2 (ja) | Atm伝送システム | |
JP3253514B2 (ja) | Pll回路におけるクロック生成回路 | |
US8081664B2 (en) | Method and arrangement for regenerating a timing signal in digital data communication | |
JP3631616B2 (ja) | スタッフ同期多重通信装置 | |
EP0868783B1 (en) | Procedure and circuit for holding lock state in a digital pll | |
JPH0697926A (ja) | ディジタル電話システム | |
JP3274062B2 (ja) | ビット位相同期回路 | |
EP1089474A2 (en) | Desynchronizer circuit for time division frame tributaries in telecommunications networks and method thereof | |
JPS63228821A (ja) | 位相同期ル−プの保護回路 | |
JPH02121548A (ja) | 可変レート伝送装置のピーク速度制御回路 |