JPH05183385A

JPH05183385A - ウエーブレット変換装置

Info

Publication number: JPH05183385A
Application number: JP34588591A
Authority: JP
Inventors: Takashi Miyazaki; 孝宮▲崎▼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1993-07-23
Anticipated expiration: 2014-03-08
Also published as: JP2864827B2

Abstract

(57)【要約】【目的】回路規模を縮小できるウエーブレット変換装
置を提供する。【構成】１段目のサブバンドフィルタ演算を行う回路
１００と、２段目以降のサブバンドフィルタ演算を行う
回路１０１を用いてウエーブレット変換を行う。１０１
では、フィルタ演算に必要な数の遅延器１２１，・・
・，１５１，・・・を用意し、選択器１３１，・・・
で、畳み込み演算回路への入力を切り替える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はウエーブレット変換装置
に関する。

【０００２】

【従来の技術】音声信号のような１次元信号にウエーブ
レット変換を適用する場合には、ウエーブレット変換
は、入力信号を低域周波数成分と高域周波数成分に分離
してさらに２分の１にダウンサンプルし、それぞれ低域
信号と高域信号として出力する２分割サブバンドフィル
タを基本単位として、低域信号出力側にこの２分割サブ
バンドフィルタを再帰的に多段接続することで実現でき
る。２分割サブバンドフィルタは、低域通過形ダウンサ
ンプリングフィルタと高域通過形ダウンサンプリングフ
ィルタを入力を共通として接続することで実現できる。
図６は、従来のウエーブレット変換装置の入力信号の周
波数帯域を４分割する場合の構成例で、２分割サブバン
ドフィルタ装置６０１，６０２，６０３を３段接続する
ことによって実現している。各２分割サブバンドフィル
タは、それぞれ、低域通過形ダウンサンプリングフィル
タ６１１〜６１３と高域通過形ダウンサンプリングフィ
ルタ６２１〜６２３とで構成されている。図７は、２分
割サブバンドフィルタ装置の例を表す図で、４次のＦＩ
Ｒ形フィルタを２個使い、一方を低域通過形フィルタと
し、他方を高域通過形フィルタとして使用し、それぞれ
の出力をダウンサンプラ７４１，７４２によって２分の
１にダウンサンプルしている。一方の低域通過形フィル
タは、遅延器７１１〜７１３と乗算器７２１〜７２４と
加算器７３１により構成されており、他方の高域通過形
フィルタは、遅延器７１４〜７１６と乗算器７２５〜７
２８と加算器７３２により構成されている。なお図７に
おいて、７０１は入力端子、７５１は低域信号出力端
子、７５２は高域信号出力端子である。

【０００３】

【発明が解決しようとする課題】従来の方式では、２分
割サブバンドフィルタ装置を複数段接続してウエーブレ
ット変換装置を実現していたため、後段の２分割サブバ
ンドフィルタ装置に対する入力データの入力間隔があ
き、後段の２分割サブバンドフィルタ装置が遊休するた
めに、２分割サブバンドフィルタ装置の利用効率が悪い
という問題があった。

【０００４】本発明の目的は、ウエーブレット変換の機
能を維持しながら２分割サブバンドフィルタ装置を多重
使用して２分割サブバンドフィルタ装置の利用効率を上
げて、２分割サブバンドフィルタ装置の数を減らし、回
路規模を削減させたウエーブレット変換装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】第１の発明は、入力信号
を低域周波数成分と高域周波数成分に分離してさらに２
分の１にダウンサンプルし、それぞれ低域信号と高域信
号として出力する２分割サブバンドフィルタを一段とし
て、外部からの入力信号を第１段目の２分割サブバンド
フィルタに入力してフィルタ演算を実行し、第１段目の
２分割サブバンドフィルタから出力される低域信号を第
２の２分割サブバンドフィルタに入力してフィルタ演算
を実行し、これを再帰的に繰り返してＮ段（Ｎは１以上
の整数）の２分割サブバンドフィルタ演算を実行して、
第１段目から第（Ｎ−１）段目までの高域信号出力と、
第Ｎ段目の低域および高域信号を出力信号とすることに
よってウエーブレット変換を行うウエーブレット変換装
置において、第１段目の２分割サブバンドフィルタ演算
を行う第１のサブバンドフィルタ演算回路と、第２段目
から第Ｎ番目までの２分割サブバンドフィルタ演算を行
う第２の２分割サブバンドフィルタ回路とを備え、前記
第１のサブバンドフィルタ演算回路が、入力端子から入
力された信号が入力されるＭ（Ｍは１以上の整数）個の
遅延器から構成される第１の遅延器列と、この第１の遅
延器列のそれぞれの遅延器の出力信号が入力されフィル
タ係数との畳み込み演算を実行し低域信号と高域信号を
出力する第１の畳み込み演算回路から構成され、前記第
２の２分割サブバンドフィルタ回路が、第１，第２，・
・・，第Ｍ（Ｍは１以上の整数）のＭ個の遅延器から構
成され、前記第１の２分割サブバンドフィルタ回路から
出力される低域信号が入力される第２の遅延器列と、こ
の第２の遅延器列と同様にＭ個の遅延器から構成され後
記低域信号出力端子から出力される低域信号が分配され
て入力される第３，第４，・・・，第Ｎの遅延器列と、
前記第２，第３，・・・，第Ｎの遅延器列のそれぞれの
第１，第２，第３，・・・，第Ｍの遅延器の出力信号を
選択して出力する第１，第２，第３，・・・，第（Ｎ−
１）の選択器と、これら第１，第２，・・・，第（Ｎ−
１）の選択器の出力信号が入力されフィルタ係数との畳
み込み演算を実行して低域信号と高域信号を出力する第
２の畳み込み演算回路から構成されることを特徴とす
る。

【０００６】第２の発明は、入力信号を低域周波数成分
と高域周波数成分に分離してさらに２分の１にダウンサ
ンプルし、それぞれ低域信号と高域信号として出力する
２分割サブバンドフィルタを一段として、外部からの入
力信号を第１段目の２分割サブバンドフィルタに入力し
てフィルタ演算を実行し、第１段目の２分割サブバンド
フィルタから出力される低域信号を第２の２分割サブバ
ンドフィルタに入力してフィルタ演算を実行し、これを
再帰的に繰り返してＮ段（Ｎは１以上の整数）の２分割
サブバンドフィルタ演算を実行して、第１段目から第
（Ｎ−１）段目までの高域信号出力と、第Ｎ段目の低域
および高域信号を出力信号とすることによってウエーブ
レット変換を行うウエーブレット変換装置において、第
１，第２，・・・，第Ｍ（Ｍは１以上の整数）のＭ個の
遅延器から構成され入力信号が入力される第１の遅延器
列と、この第１の遅延器列と同様にＭ個の遅延器から構
成され後記低域信号出力端子から出力される低域信号が
分配されて入力される第２，第３，・・・，第Ｎの遅延
器列と、第１，第２，・・・，第Ｎの遅延器列のそれぞ
れの第１，第２，第３，・・・，第Ｍの遅延器の出力信
号を選択して出力する第１，第２，第３，・・・，第Ｎ
の選択器と、これら第１，第２，・・・，第Ｎの選択器
の出力信号が入力されフィルタ係数との畳み込み演算を
実行して低域信号と高域信号を出力する畳み込み演算回
路とから構成されることを特徴とする。

【０００７】第１または第２の発明において、前記畳み
込み演算回路が、Ｍ個の入力端子と、これら入力端子の
それぞれに接続されたＭ個の第１の乗算器と、これら乗
算器の出力信号を加算して第１の出力端子に出力する第
１の加算器と、前記入力端子のそれぞれに接続されたＭ
個の第２の乗算器と、これら乗算器の出力信号を加算し
て第２の出力端子に出力する第２の加算器から構成され
ることを特徴とする。

【０００８】また、第１または第２の発明において、前
記畳み込み演算回路が、第１，第２，・・・，第Ｍの入
力端子と、前記第１と第２の入力端子の組を入力としど
ちらか一方を選択して出力する第１の選択回路と、前記
第２と第３の入力端子の組を入力としどちらか一方を選
択して出力する第２の選択回路と、同様にして、隣り合
う２個の入力端子の組を入力としどちらか一方を選択し
て出力する第３，第４，・・・，第（Ｍ−１）の選択器
と、前記第１，第２，・・・，第（Ｍ−１）の選択器そ
れぞれに接続され、２個の乗算係数を切り替えることが
できる（Ｍ−１）個の乗算器と、これら乗算器の出力信
号を加算する加算器と、この加算器の出力信号を分配し
て第１の出力端子と第２の出力端子に出力するスイッチ
から構成されることを特徴とする。

【０００９】また、第１または第２の発明において、前
記畳み込み演算回路が、第１，第２，・・・，第Ｍの入
力端子と、前記第１と第Ｍの入力端子の組を入力としど
ちらか一方を選択して出力する第１の選択回路と、前記
第２と第（Ｍ−１）の入力端子の組を入力としどちらか
一方を選択して出力する第２の選択回路と、同様にし
て、対称な位置にある入力端子の組を入力としどちらか
一方を選択して出力する第３，第４，・・・，第（Ｍ−
１）の選択器と、前記第１，第２，・・・，第（Ｍ−
１）の選択器それぞれに接続された（Ｍ−１）個の乗算
器と、これら乗算器の出力信号を加算する加算器と、こ
の加算器の出力信号を分配して第１の出力端子と第２の
出力端子に出力するスイッチから構成されることを特徴
とする。

【００１０】

【作用】Ｎ段縦続に接続された２分割サブバンドフィル
タを遊休させることなく使用するには、初段の２分割サ
ブバンドフィルタ演算に第１の２分割サブバンドフィル
タ回路を割り当て、２段目以降の２分割サブバンドフィ
ルタ演算を第２の２分割サブバンドフィルタ回路に割り
当てればよい。２分割サブバンドフィルタに使われる低
域通過形フィルタと高域通過形フィルタをフィルタの入
力側に遅延器を配置する直接構成形のＦＩＲフィルタ回
路を採用する。第２の２分割サブバンドフィルタ回路
は、（Ｎ−１）個分の２分割サブバンドフィルタ演算を
行わなければならない。この場合、（Ｎ−１）個の入力
信号に対応して（Ｎ−１）個の遅延器列を用意し、フィ
ルタ係数と入力信号の畳み込み演算を実行する畳み込み
演算回路へ入力する信号を先の（Ｎ−１）個の遅延器列
のいずれかを選択して順次入力すればよい。このように
すれば、畳み込み演算回路を遊休させることなく有効に
利用でき、かつ、畳み込み演算回路の数を減らせるので
回路規模が削減できる。

【００１１】畳み込み演算回路は、入力された信号とフ
ィルタ係数の畳み込み演算を実行する。入力信号を（ｘ
₀，ｘ₁，・・・，ｘ_Q）とし、フィルタ係数を
（ｃ₀，ｃ₁，・・・，ｃ_Q）とする場合、畳み込み演
算結果ｙは、

【００１２】

【数１】

【００１３】となる。畳み込み演算回路は、係数を低域
通過形フィルタ用と高域通過形フィルタ用の２種類の係
数を切り替えて、低域信号と高域信号出力を計算すれば
よい。

【００１４】畳み込み演算回路の最も簡単な構成は、入
力信号とフィルタ係数を乗算する乗算器と乗算結果の総
和を求める加算器を低域通過形フィルタ用と高域通過形
フィルタ用の２個用意して、低域信号と高域信号出力を
同時に計算することである。

【００１５】また、乗算器数を削減するためには、乗算
器の係数を低域通過形フィルタ用と高域通過形フィルタ
用に切り替えられるようにして、交互に低域信号と高域
信号出力を計算することである。

【００１６】さらに、（Ｑ＋１）次の低域通過形フィル
タの係数ａ_iとＭ次の高域通過形フィルタの係数ｂ_iの
間には、

【００１７】

【数２】

【００１８】の関係を持たせることができ、このような
場合、低域信号出力を計算するときと、高域信号出力を
計算するときで、乗算器の入力を係数に対応する遅延器
の出力信号に切り替えることにより、畳み込み演算回路
の乗算器として固定係数乗算器が利用できる。ただし、
高域信号出力を求めるときは、偶数番目の係数を乗算さ
れた信号を加算し、奇数番目の係数を乗算された信号を
減算しなければならない。この構成は、フィルタの次数
に対応した数の固定係数乗算器を用意すればよいので、
装置規模を削減できる。

【００１９】

【実施例】次に本発明の実施例について図面を参照しな
がら説明する。

【００２０】図１は第１の発明の実施例を示す図で、３
段の２分割サブバンドフィルタ演算を実行して信号の周
波数帯域を４分割するウエーブレット変換装置の構成例
である。入力信号は、２分割サブバンドフィルタ装置１
００の入力端子１１０に入力される。２分割サブバンド
フィルタ装置１００では、第１段目の２分割サブバンド
フィルタ演算を実行する。入力信号は周期Ｔのクロック
信号に同期して入力端子１１０に入力され、縦続接続さ
れた遅延器１１１，１１２，１１３，１１４，・・・を
順次移動する。遅延器１１１，１１２，１１３，１１
４，・・・の出力信号は畳み込み演算回路１１６に入力
される。畳み込み演算回路１１６は、入力信号が変わる
度に、入力信号と低域通過形フィルタの係数または高域
通過形フィルタの係数との畳み込み演算を、あるいはそ
の両方の演算を実行して、その結果を低域信号と高域信
号としてそれぞれ出力端子１１７と１１８に出力する。
このとき、これらの信号が出力される周期は２Ｔとな
る。２分割サブバンドフィルタ装置１０１では、第２段
目および第３段目の２分割サブバンドフィルタ演算を実
行する。２分割サブバンドフィルタ装置１００の低域信
号出力端子１１７から出力される低域信号は周期２Ｔの
クロック信号に同期して入力端子１２０に入力され、縦
続接続された遅延器１２１，１２２，１２３，１２４，
・・・を順次移動する。遅延器１２１，１２２，１２
３，１２４，・・・の出力信号は、それぞれ選択器１３
１，１３２，１３３，１３４，・・・を通過して畳み込
み演算回路１４０に入力される。選択器１３１，１３
２，１３３，１３４，・・・は、周期２Ｔの間に入力０
と１を１回切り替える。畳み込み演算回路１４０は、入
力信号が変わる度に、入力信号と低域通過形フィルタの
係数または高域通過形フィルタの係数との畳み込み演算
を、あるいはその両方の演算を実行して、その結果を低
域信号と高域信号としてそれぞれ出力端子１４１と１４
２に出力する。このとき、これらの信号が出力される周
期は４Ｔとなる。２段目の２分割サブバンドフィルタ演
算結果の低域信号に相当する信号は、周期４Ｔのクロッ
ク信号に同期して縦続接続された遅延器１５１，１５
２，１５３，１５４，・・・を順次移動する。遅延器１
５１，１５２，１５３，１５４，・・・の出力信号は、
それぞれ選択器１３１，１３２，１３３，１３４，・・
・を通過して畳み込み演算回路１４０に入力される。ウ
エーブレット変換した結果は、出力端子１１８，１４
１，１４２から得られる。

【００２１】図２は第２の発明の実施例を示す図で、３
段の２分割サブバンドフィルタ演算を実行して信号の周
波数帯域を４分割するウエーブレット変換装置の構成例
である。入力信号は、２分割サブバンドフィルタ装置２
００の入力端子２１０に入力される。２分割サブバンド
フィルタ装置２００では、第１段目、第２段目および第
３段目の２分割サブバンドフィルタ演算を実行する。入
力信号は周期Ｔのクロック信号に同期して入力端子２１
０に入力され、縦続接続された遅延器２１１，２１２，
２１３，２１４，・・・を順次移動する。選択器２３
１，２３２，２３３，２３４，・・・を通過して畳み込
み演算回路２４０に入力される。選択器２３１，２３
２，２３３，２３４，・・・は、周期４Ｔの間に入力を
例えば０，１，０，２，０，１，０，＊のように切り替
える（ここで、“＊”は何も選択しないことを表す）。
畳み込み演算回路２４０は、入力信号が変わる度に、入
力信号と低域通過形フィルタの係数または高域通過形フ
ィルタの係数との畳み込み演算を、あるいはその両方の
演算を実行して、その結果を低域信号と高域信号として
それぞれ出力端子２４１と２４２に出力する。このと
き、これらの信号が出力される周期はＴとなる。２段目
の２分割サブバンドフィルタ演算結果の低域信号に相当
する信号は、周期２Ｔのクロック信号に同期して縦続接
続された遅延器２５１，２５２，２５３，２５４，・・
・を順次移動する。遅延器２５１，２５２，２５３，２
５４，・・・の出力信号は、それぞれ選択器２３１，２
３２，２３３，２３４，・・・を通過して畳み込み演算
回路１４０に入力される。３段目の２分割サブバンドフ
ィルタ演算結果の低域信号に相当する信号は、周期４Ｔ
のクロック信号に同期して縦続接続された遅延器２６
１，２６２，２６３，２６４，・・・を順次移動する。
遅延器２６１，２６２，２６３，２６４，・・・の出力
信号は、それぞれ選択器２３１，２３２，２３３，２３
４，・・・を通過して畳み込み演算回路１４０に入力さ
れる。ウエーブレット変換した結果は、出力端子２４
１，２４２から得られる。

【００２２】図３は第１または第２の発明に使用される
畳み込み演算回路の第１の構成例を示す図で、２分割サ
ブバンドフィルタに使われるフィルタの次数が４次の場
合の構成例である。畳み込み演算回路に入力される入力
信号は、図１または図２の遅延器の入力側に近いほうか
ら順に入力端端子３０１，３０２，３０３，３０４に入
力される。乗算器３１１，３１２，３１３，３１４には
低域通過形フィルタの係数（ｃｌ０，ｃｌ１，ｃｌ２，
ｃｌ３）が設定されている。乗算器３１１，３１２，３
１３，３１４は、それぞれ入力信号と係数を乗算し、乗
算結果は加算器３１５において加算される。加算結果
は、低域信号として低域信号出力端子３１６から出力さ
れる。乗算器３２１．３２２，３２３，３２４には高域
通過形フィルタの係数（ｃｈ０，ｃｈ１，ｃｈ２，ｃｈ
３）が設定されている。乗算器３２１，３２２，３２
３，３２４は、それぞれ入力信号と係数を乗算し、乗算
結果は加算器３２５において加算される。加算結果は、
高域信号として高域信号出力端子３２６から出力され
る。

【００２３】図４は第１または第２の発明に使用される
畳み込み演算回路の第２の構成例を示す図で、２分割サ
ブバンドフィルタに使われるフィルタの次数が４次の場
合の構成例である。畳み込み演算回路に入力される入力
信号は、図１または図２の遅延器の入力側に近いほうか
ら順に入力端端子４０１，４０２，４０３，４０４，４
０５に入力される。選択器４１１，４１２，４１３，４
１４は、入力端子４０１，４０２，４０３，４０４，４
０５に入力される信号が変わる度に選択器の入力０と１
を切り替える。乗算器４２１，４２２，４２３，４２４
は、それぞれに乗算係数として低域通過形フィルタの係
数と高域通過形フィルタの係数が設定されており、選択
器４１１，４１２，４１３，４１４が入力０を選択して
いるときは低域通過形係数（ｃｌ０，ｃｌ１，ｃｌ２，
ｃｌ３）を、入力１を選択しているときは高域通過形係
数（ｃｈ０，ｃｈ１，ｃｈ２，ｃｈ３）を採用する。乗
算器４２１，４２２，４２３，４２４は、それぞれ入力
信号と係数を乗算し、乗算結果は加算器４２５において
加算される。加算結果は、スイッチ４２８を介して低域
通過形フィルタ係数との畳み込み演算を実行した場合は
低域信号として低域信号出力端子４２６から出力され、
高域通過形フィルタ係数との畳み込み演算を実行した場
合は高域信号として高域信号出力端子４２７から出力さ
れる。

【００２４】図５は第１または第２の発明に使用される
畳み込み演算回路の第３の構成例を示す図で、２分割サ
ブバンドフィルタに使われるフィルタの次数が４次の場
合の構成例である。畳み込み演算回路に入力される入力
信号は、図１または図２の遅延器の入力側に近いほうか
ら順に入力端端子５０１，５０２，５０３，５０４に入
力される。選択器５１１，５１２，５１３，５１４の入
力端子０には、それぞれ入力端子５０１，５０２，５０
３，５０４の順に入力され、入力端子１には、それぞれ
入力端子５０５，５０４，５０３，５０２のように接続
される。選択器５１１，５１２，５１３，５１４は、入
力端子５０１，５０２，５０３，５０４，５０５に入力
される信号が変わる度に選択器の入力０と１を切り替え
る。乗算器５２１，５２２，５２３，５２４は、それぞ
れに乗算係数としてフィルタの係数（ｃ０，ｃ１，ｃ
２，ｃ３）が設定されている。乗算器５２１，５２２，
５２３，５２４は、それぞれ入力信号と係数を乗算し、
乗算結果は加算器５２５において加算される。加算結果
は、スイッチ５２８を介して低域通過形フィルタ係数と
の畳み込み演算を実行した場合は低域信号として低域信
号出力端子５２６から出力され、高域通過形フィルタ係
数との畳み込み演算を実行した場合は高域信号として高
域信号出力端子５２７から出力される。

【００２５】

【発明の効果】第１の発明のウエーブレット変換装置
は、２個の２分割サブバンドフィルタ装置でウエーブレ
ット変換装置が構成できるので、回路規模を削減でき
る。

【００２６】第２の発明のウエーブレット変換装置は、
２個の２分割サブバンドフィルタ装置でウエーブレット
変換装置が構成できるので、大幅に回路規模を削減でき
る。

【００２７】第１または第２の発明のウエーブレット変
換装置に使用される畳み込み演算回路は、回路の構成が
単純で容易に回路を実現できる。

【００２８】第１または第２の発明のウエーブレット変
換装置に使用される畳み込み演算回路は、乗算器の係数
を切り替えることによって、演算回路を低域通過形フィ
ルタ演算と高域通過形フィルタ演算の両方に利用できる
ので、回路規模の削減が実現できる。

【００２９】第１または第２の発明のウエーブレット変
換装置に使用される畳み込み演算回路は、固定係数乗算
器を利用することにより、乗算回路が簡単になり、か
つ、小型化が図れるので、回路規模の削減が実現でき
る。

【図面の簡単な説明】

【図１】第１の発明のウエーブレット変換装置の一実施
例を示すブロック図である。

【図２】第２の発明のウエーブレット変換装置の一実施
例を示すブロック図である。

【図３】畳み込み演算回路の一構成例を示すブロック図
である。

【図４】畳み込み演算回路の一構成例を示すブロック図
である。

【図５】畳み込み演算回路の一構成例を示すブロック図
である。

【図６】従来のウエーブレット変換装置の構成を示す図
である。

【図７】従来の２分割サブバンドフィルタの例を示すブ
ロック図である。

【符号の説明】

１００，１０１，２００，６０１〜６０３２分割サブ
バンドフィルタ１１０，２１０，３０１〜３０４，４０１〜４０５，５
０１〜５０５入力端子１１１〜１１４，１２１〜１２４，１５１〜１５４，２
１１〜２１４，２５１〜２５４，２６１〜２６４，７１
１〜７１６遅延器１１７，１４１，２４１，３１６，４２６，５２６，７
５１低域信号出力端子１１８，１４２，２４２，３２６，４２７，５２７，７
５２高域信号出力端子３１１〜３１４，３２１〜３２４，４２１〜４２４，５
２１〜５２４，７２１〜７２８乗算器３１５，３２５，４２５，５２５，７３１，７４２加
算器４２１〜４２４，５１１〜５１４選択器４２８，５２８スイッチ６１１〜６１３低域通過形ダウンサンプリングフィル
タ６２１〜６２３高域通過形ダウンサンプリングフィル
タ７４１，７４２ダウンサンプラ

Claims

【特許請求の範囲】

【請求項１】入力信号を低域周波数成分と高域周波数成
分に分離してさらに２分の１にダウンサンプルし、それ
ぞれ低域信号と高域信号として出力する２分割サブバン
ドフィルタを一段として、外部からの入力信号を第１段
目の２分割サブバンドフィルタに入力してフィルタ演算
を実行し、第１段目の２分割サブバンドフィルタから出
力される低域信号を第２の２分割サブバンドフィルタに
入力してフィルタ演算を実行し、これを再帰的に繰り返
してＮ段（Ｎは１以上の整数）の２分割サブバンドフィ
ルタ演算を実行して、第１段目から第（Ｎ−１）段目ま
での高域信号出力と、第Ｎ段目の低域および高域信号を
出力信号とすることによってウエーブレット変換を行う
ウエーブレット変換装置において、第１段目の２分割サブバンドフィルタ演算を行う第１の
サブバンドフィルタ演算回路と、第２段目から第Ｎ番目までの２分割サブバンドフィルタ
演算を行う第２の２分割サブバンドフィルタ回路とを備
え、前記第１のサブバンドフィルタ演算回路が、入力端子か
ら入力された信号が入力されるＭ（Ｍは１以上の整数）
個の遅延器から構成される第１の遅延器列と、この第１
の遅延器列のそれぞれの遅延器の出力信号が入力されフ
ィルタ係数との畳み込み演算を実行し低域信号と高域信
号を出力する第１の畳み込み演算回路から構成され、前記第２の２分割サブバンドフィルタ回路が、第１，第
２，・・・，第Ｍ（Ｍは１以上の整数）のＭ個の遅延器
から構成され、前記第１の２分割サブバンドフィルタ回
路から出力される低域信号が入力される第２の遅延器列
と、この第２の遅延器列と同様にＭ個の遅延器から構成
され後記低域信号出力端子から出力される低域信号が分
配されて入力される第３，第４，・・・，第Ｎの遅延器
列と、前記第２，第３，・・・，第Ｎの遅延器列のそれ
ぞれの第１，第２，第３，・・・，第Ｍの遅延器の出力
信号を選択して出力する第１，第２，第３，・・・，第
（Ｎ−１）の選択器と、これら第１，第２，・・・，第
（Ｎ−１）の選択器の出力信号が入力されフィルタ係数
との畳み込み演算を実行して低域信号と高域信号を出力
する第２の畳み込み演算回路から構成されることを特徴
とするウエーブレット変換装置。
【請求項２】入力信号を低域周波数成分と高域周波数成
分に分離してさらに２分の１にダウンサンプルし、それ
ぞれ低域信号と高域信号として出力する２分割サブバン
ドフィルタを一段として、外部からの入力信号を第１段
目の２分割サブバンドフィルタに入力してフィルタ演算
を実行し、第１段目の２分割サブバンドフィルタから出
力される低域信号を第２の２分割サブバンドフィルタに
入力してフィルタ演算を実行し、これを再帰的に繰り返
してＮ段（Ｎは１以上の整数）の２分割サブバンドフィ
ルタ演算を実行して、第１段目から第（Ｎ−１）段目ま
での高域信号出力と、第Ｎ段目の低域および高域信号を
出力信号とすることによってウエーブレット変換を行う
ウエーブレット変換装置において、第１，第２，・・・，第Ｍ（Ｍは１以上の整数）のＭ個
の遅延器から構成され入力信号が入力される第１の遅延
器列と、この第１の遅延器列と同様にＭ個の遅延器から
構成され後記低域信号出力端子から出力される低域信号
が分配されて入力される第２，第３，・・・，第Ｎの遅
延器列と、第１，第２，・・・，第Ｎの遅延器列のそれ
ぞれの第１，第２，第３，・・・，第Ｍの遅延器の出力
信号を選択して出力する第１，第２，第３，・・・，第
Ｎの選択器と、これら第１，第２，・・・，第Ｎの選択
器の出力信号が入力されフィルタ係数との畳み込み演算
を実行して低域信号と高域信号を出力する畳み込み演算
回路とから構成されることを特徴とするウエーブレット
変換装置。
【請求項３】前記畳み込み演算回路が、Ｍ個の入力端子
と、これら入力端子のそれぞれに接続されたＭ個の第１
の乗算器と、これら乗算器の出力信号を加算して第１の
出力端子に出力する第１の加算器と、前記入力端子のそ
れぞれに接続されたＭ個の第２の乗算器と、これら乗算
器の出力信号を加算して第２の出力端子に出力する第２
の加算器から構成されることを特徴とする請求項１また
は２記載のウエーブレット変換装置。
【請求項４】前記畳み込み演算回路が、第１，第２，・
・・，第Ｍの入力端子と、前記第１と第２の入力端子の
組を入力としどちらか一方を選択して出力する第１の選
択回路と、前記第２と第３の入力端子の組を入力としど
ちらか一方を選択して出力する第２の選択回路と、同様
にして、隣り合う２個の入力端子の組を入力としどちら
か一方を選択して出力する第３，第４，・・・，第（Ｍ
−１）の選択器と、前記第１，第２，・・・，第（Ｍ−
１）の選択器それぞれに接続され、２個の乗算係数を切
り替えることができる（Ｍ−１）個の乗算器と、これら
乗算器の出力信号を加算する加算器と、この加算器の出
力信号を分配して第１の出力端子と第２の出力端子に出
力するスイッチから構成されることを特徴とする請求項
１または２記載のウエーブレット変換装置。
【請求項５】前記畳み込み演算回路が、第１，第２，・
・・，第Ｍの入力端子と、前記第１と第Ｍの入力端子の
組を入力としどちらか一方を選択して出力する第１の選
択回路と、前記第２と第（Ｍ−１）の入力端子の組を入
力としどちらか一方を選択して出力する第２の選択回路
と、同様にして、対称な位置にある入力端子の組を入力
としどちらか一方を選択して出力する第３，第４，・・
・，第（Ｍ−１）の選択器と、前記第１，第２，・・
・，第（Ｍ−１）の選択器それぞれに接続された（Ｍ−
１）個の乗算器と、これら乗算器の出力信号を加算する
加算器と、この加算器の出力信号を分配して第１の出力
端子と第２の出力端子に出力するスイッチから構成され
ることを特徴とする請求項１または２記載のウエーブレ
ット変換装置。