JPH05183134A - Manufacture of nonvolatile semiconductor memory - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり，特に，不揮発性半導体記憶装置の製
造方法に関するであって，たとえば，フローティングゲ
ートとコントロールゲートとの２層の電極を有するメモ
リセル部と，かかるメモリセルを制御するための１層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるＥＰＲＯＭなどの不揮発性半導体記憶
装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a nonvolatile semiconductor memory device having, for example, two layers of electrodes, a floating gate and a control gate. The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device such as an EPROM in which a memory cell portion and a peripheral transistor having one gate electrode layer for controlling the memory cell are formed on the same semiconductor substrate.
【０００２】[0002]
【従来の技術】半導体記憶装置の集積度の向上にともな
い微細化が進み，その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置，たとえば，ＥＰＲＯＭの
製造においては，そこで製造するＭＯＳトランジスタの
構造の特別さに起因して，その製造プロセスが複雑化
し，ますます高度化し難しい製造プロセスとなってい
る。ＥＰＲＯＭは通常のスタテックＲＡＭ（ＳＲＡＭ）
などに用いられているメモリトランジスタと異なり，後
述するように，そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。2. Description of the Related Art As the degree of integration of a semiconductor memory device is improved, miniaturization is advanced, and the manufacturing process thereof is complicated. In the manufacture of a non-volatile semiconductor memory device such as an EPROM, the manufacturing process is complicated due to the special structure of the MOS transistor manufactured therein, and the manufacturing process is becoming more sophisticated and difficult. EPROM is a normal static RAM (SRAM)
Unlike the memory transistor used in, for example, its gate portion has a two-layer structure of a floating gate and a control gate, as described later.
【０００３】ＥＰＲＯＭの基本回路としては，たとえ
ば，特公昭５１−３１０７３号公報に，Ｎ形シリコン基
板の表面に形成された１対のＰ+ 形のソース／ドレーン
領域と５００Å〜１０００Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形ＥＰＲＯＭが記載されている。さらに高密度集
積度を図ったＥＰＲＯＭとしては，フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる（たとえば，特開平１−３００５７０号公報）。図
９を参照して，従来のフローティングゲートの上にコン
トロールゲートを形成したＥＰＲＯＭの製造方法を述べ
る。As a basic circuit of an EPROM, for example, Japanese Patent Publication No. 51-31073 discloses a pair of P + type source / drain regions formed on the surface of an N type silicon substrate and a thickness of 500Å to 1000Å. There is disclosed a floating gate type EPROM including a floating gate electrode formed through a gate insulating film and a silicon oxide surrounding the floating gate electrode. As an EPROM with a higher integration density, one having a control gate formed on a floating gate is known (for example, JP-A-1-300570). A method of manufacturing an EPROM in which a control gate is formed on a conventional floating gate will be described with reference to FIG.
【０００４】図９（Ａ）に図解したように，複数のメモ
リセルＭＯＳトランジスタ領域２０（図解の関係で１つ
のメモリセルＭＯＳトランジスタ領域２０のみ示してい
る）と，これらのメモリセルＭＯＳトランジスタを制御
する複数の周辺ＭＯＳトランジスタ領域１０（図解の関
係で１つの周辺ＭＯＳトランジスタ領域１０のみ示して
いる）とが同一シリコン基板１に形成される。したがっ
て，シリコン基板１の上にゲート酸化膜３が形成され，
ゲート酸化膜３の上にタングステン（Ｗ）ポリサイド層
５が形成され，さらに二酸化シリコン（ＳｉＯ2 ）膜７
が形成され，その上にＷポリサイド層１１が形成され
る。周辺ＭＯＳトランジスタ領域１０にはＭＯＳトラン
ジスタのゲート電極層を形成するため，周辺ＭＯＳトラ
ンジスタのゲート形成領域の上部にホトレジスト膜１５
が配設される。同様に，メモリセルＭＯＳトランジスタ
領域２０にコントロールゲートを形成するため，コント
ロールゲート形成領域の上部にホトレジスト膜１７が配
設される。As illustrated in FIG. 9A, a plurality of memory cell MOS transistor regions 20 (only one memory cell MOS transistor region 20 is shown for the sake of illustration) and these memory cell MOS transistors are controlled. A plurality of peripheral MOS transistor regions 10 (only one peripheral MOS transistor region 10 is shown for the sake of illustration) are formed on the same silicon substrate 1. Therefore, the gate oxide film 3 is formed on the silicon substrate 1,
A tungsten (W) polycide layer 5 is formed on the gate oxide film 3, and a silicon dioxide (SiO 2 ) film 7 is further formed.
Is formed, and the W polycide layer 11 is formed thereon. Since the gate electrode layer of the MOS transistor is formed in the peripheral MOS transistor region 10, the photoresist film 15 is formed on the gate forming region of the peripheral MOS transistor.
Is provided. Similarly, in order to form a control gate in the memory cell MOS transistor region 20, a photoresist film 17 is provided above the control gate formation region.
【０００５】図９（Ｂ）に図解したように，レジスト膜
１５およびレジスト膜１７の上から全体的にドライエッ
チングを行う。その結果，周辺ＭＯＳトランジスタ領域
１０のレジスト膜１５で保護された領域を除くＷポリサ
イド層５および酸化シリコン膜７が除去される。Ｗポリ
サイド層５のうち残った部分が周辺ＭＯＳトランジスタ
ゲート部１９となる。メモリセルＭＯＳトランジスタ領
域２０においても，レジスト膜１７の下部を除くＷポリ
サイド層１１および酸化シリコン膜７が除去される。残
ったＷポリサイド層１１がコントロールゲート部２１と
なる。ドライエッチングにより，レジスト膜１５および
レジスト膜１７の頭部隅が相当除去され，頭部が丸くな
る。As illustrated in FIG. 9B, dry etching is entirely performed on the resist film 15 and the resist film 17. As a result, the W polycide layer 5 and the silicon oxide film 7 except the region protected by the resist film 15 in the peripheral MOS transistor region 10 are removed. The remaining portion of the W polycide layer 5 becomes the peripheral MOS transistor gate portion 19. Also in the memory cell MOS transistor region 20, the W polycide layer 11 and the silicon oxide film 7 except the lower part of the resist film 17 are removed. The remaining W polycide layer 11 becomes the control gate portion 21. By dry etching, the head corners of the resist film 15 and the resist film 17 are considerably removed, and the head is rounded.
【０００６】図９（Ｃ）に図解したように，さらにホト
レジスト膜５１を上部に被覆する。周辺ＭＯＳトランジ
スタ領域１０のそのままにして，メモリセルＭＯＳトラ
ンジスタ領域２０の上部から再びエッチングを行う。こ
れにより，メモリセルＭＯＳトランジスタ領域２０にお
けるレジスト膜５１は破線で示した部分１７Ｂが除去さ
れる。さらにエッチングが進むと，図９（Ｄ）に示した
ように，メモリセルＭＯＳトランジスタ領域２０のレジ
スト膜１７Ａの下部のＷポリサイド層５およびゲート酸
化膜３がレジスト膜１７を除いて除去されて，フローテ
ィングゲート部２７が形成される。As illustrated in FIG. 9C, a photoresist film 51 is further coated on the upper portion. The peripheral MOS transistor region 10 is left as it is, and etching is performed again from above the memory cell MOS transistor region 20. As a result, the resist film 51 in the memory cell MOS transistor region 20 has the portion 17B indicated by the broken line removed. As the etching proceeds further, as shown in FIG. 9D, the W polycide layer 5 and the gate oxide film 3 below the resist film 17A in the memory cell MOS transistor region 20 are removed except the resist film 17, The floating gate portion 27 is formed.
【０００７】その後，図１０に示すように，周辺ＭＯＳ
トランジスタ・ソース領域３１およびドレーン領域３２
をＬＤＤインプランテーションによって形成して，ゲー
ト部１９に２酸化シリコン（ＳｉＯ2 ）の側壁３７Ａ，
３７Ｂを形成し，周辺ＭＯＳトランジスタ領域１０に，
ゲート部１９，ソース領域３１およびドレーン領域３２
を有する周辺ＭＯＳトランジスタを形成する。またメモ
リセルＭＯＳトランジスタ領域２０においても，ＬＤＤ
インプランテーションによってセルＭＯＳトランジスタ
・ソース領域３３およびドレーン領域３４を形成して，
二酸化シリコンの側壁３８Ａ，３８Ｂを形成し，メモリ
セルＭＯＳトランジスタ領域２０に，ソース領域３３，
ドレーン領域３４，フローティングゲート部２７および
コントロールゲート部２１を有するメモリセルを形成す
る。その後，図１０に図解したＥＰＲＯＭの部分断面の
上層に絶縁膜，コンタクトなどを形成してＥＰＲＯＭが
完成される。After that, as shown in FIG.
Transistor / source region 31 and drain region 32
Are formed by LDD implantation, and a silicon dioxide (SiO 2 ) side wall 37A is formed on the gate portion 19.
37B is formed in the peripheral MOS transistor region 10,
Gate part 19, source region 31, and drain region 32
Forming a peripheral MOS transistor having. Also in the memory cell MOS transistor region 20, LDD
A cell MOS transistor / source region 33 and a drain region 34 are formed by implantation,
Sidewalls 38A and 38B of silicon dioxide are formed, and in the memory cell MOS transistor region 20, the source region 33,
A memory cell having the drain region 34, the floating gate portion 27 and the control gate portion 21 is formed. After that, an insulating film, contacts, etc. are formed on the upper layer of the partial cross section of the EPROM illustrated in FIG. 10 to complete the EPROM.
【０００８】[0008]
【発明が解決しようとする課題】図９（Ｃ）に図解した
ように，メモリセルＭＯＳトランジスタ領域２０のエッ
チングにおいて，コントロールゲート部２１の上部のレ
ジスト膜１７が相当除去される。図９（Ｃ）において，
本来破線で示したレジスト膜１７Ｂまであったレジスト
膜１７が上記エッチングより，実線で示したレジスト膜
１７Ａの厚さまで薄くなる。さらに図９（Ｄ）および図
１０に図解したように，フローティングゲート部２７の
形成段階で，コントロールゲート部２１の厚さも破線で
示したコントロールゲート部２１Ｂが除去されコントロ
ールゲート部２１Ａだけの厚さに減少する。すなわち，
フローティングゲート部２７の上部のコントロールゲー
ト部２１が上記エッチングプロセスにおいてエッチング
され，その厚さが薄くなり所望の厚さを維持することが
できないという問題に遭遇している。As illustrated in FIG. 9C, in etching the memory cell MOS transistor region 20, the resist film 17 above the control gate portion 21 is considerably removed. In FIG. 9 (C),
The resist film 17 originally shown by the broken line up to the resist film 17B is thinned by the above etching to the thickness of the resist film 17A shown by the solid line. Further, as illustrated in FIG. 9D and FIG. 10, the thickness of the control gate portion 21 is removed by removing the control gate portion 21B shown by the broken line in the formation step of the floating gate portion 27. Decrease to. That is,
There is a problem that the control gate portion 21 above the floating gate portion 27 is etched in the above-mentioned etching process, and its thickness becomes thin, so that the desired thickness cannot be maintained.
【０００９】上述した問題は，周辺ＭＯＳトランジスタ
領域１０の１層の電極層としての周辺ＭＯＳトランジス
タゲート部１９と，この周辺ＭＯＳトランジスタゲート
部１９と同じ層で形成されるフローティングゲート部２
７およびその上層のコントロールゲート部２１と２層の
電極を持つメモリセル部とを同一シリコン基板１に同じ
プロセスで処理することに起因している。The above-mentioned problem is caused by the peripheral MOS transistor gate portion 19 as one electrode layer of the peripheral MOS transistor region 10 and the floating gate portion 2 formed in the same layer as the peripheral MOS transistor gate portion 19.
7 and the upper control gate portion 21 and the memory cell portion having two layers of electrodes are processed on the same silicon substrate 1 in the same process.
【００１０】上述した例は不揮発性半導体記憶装置とし
てＥＰＲＯＭを例示したが，ＥＰＲＯＭはもとより不揮
発性半導体記憶装置に限らず，同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって，部分
的に電極層を共用しつつ，異なる層の電極領域を形成す
る半導体装置の場合に，上記同様の問題に遭遇する。し
たがって，本発明は，たとえば，ＥＰＲＯＭなどの不揮
発性半導体記憶装置について，上述した２層の電極を有
する回路と，同じ半導体基板に上記２層の１層と同じ層
に電極が形成されるトランジスタとが同じプロセスで形
成される場合の問題を解決し，品質の高いＥＰＲＯＭな
ど不揮発性半導体記憶装置を製造可能にすることを目的
とする。また本発明の目的は上記不揮発性半導体記憶装
置と同様，領域によって異なる電極領域が形成される複
数層の電極層を有する半導体装置，上記同様に形成する
ことを可能することを目的とする。Although the above-mentioned example illustrates the EPROM as the non-volatile semiconductor memory device, it is not limited to the non-volatile semiconductor memory device as well as the EPROM. In the case of a semiconductor device in which electrode regions of different layers are formed while partially sharing the electrode layer, the same problem as described above is encountered. Therefore, the present invention relates to, for example, a nonvolatile semiconductor memory device such as an EPROM, a circuit having the above-mentioned two-layer electrodes, and a transistor in which electrodes are formed on the same semiconductor substrate as the one layer of the two layers. It is an object of the present invention to solve the problem in the case of being formed in the same process and to manufacture a nonvolatile semiconductor memory device such as a high quality EPROM. Another object of the present invention is to provide a semiconductor device having a plurality of electrode layers in which different electrode regions are formed, similar to the above-mentioned nonvolatile semiconductor memory device, and to be formed in the same manner as above.
【００１１】[0011]
【課題を解決するための手段】上記問題を解決するた
め，本発明によれば，２層の電極層（膜）を有するメモ
リセルと，該２層の電極層のいずれか１層と共通する層
のゲート電極層を有する周辺トランジスタとが同一半導
体基板に形成される不揮発性半導体記憶装置の製造方法
において，少なくとも，上記メモリセルの上部の電極層
をコバルト層（膜）またはコバルトシリサイド層をマス
クとしてパターンニングすることを特徴とする不揮発性
半導体記憶装置の製造方法が提供される。In order to solve the above problems, according to the present invention, a memory cell having two electrode layers (films) and one of the two electrode layers are common. In a method for manufacturing a non-volatile semiconductor memory device in which a peripheral transistor having a gate electrode layer is formed on the same semiconductor substrate, at least an electrode layer above the memory cell is masked with a cobalt layer (film) or a cobalt silicide layer. There is provided a method for manufacturing a nonvolatile semiconductor memory device, which is characterized by patterning as described above.
【００１２】好適には，上部の電極層を形成後上記コバ
ルト層を形成し，そのコバルト層をマスクとして下部の
電極層をパターンニングする。また好適には，上部電極
層を形成後その上にコバルト層またはコバルトシリサイ
ド層を形成し該コバルト層またはコバルトシリサイド層
をマスクとして上部の電極層をパターンニングする。さ
らに好適には，上記上部電極層形成時，上記周辺トラン
ジスタのゲート電極層を同時に形成する。Preferably, the cobalt layer is formed after forming the upper electrode layer, and the lower electrode layer is patterned using the cobalt layer as a mask. Further, preferably, after forming the upper electrode layer, a cobalt layer or a cobalt silicide layer is formed thereon, and the upper electrode layer is patterned using the cobalt layer or the cobalt silicide layer as a mask. More preferably, when forming the upper electrode layer, the gate electrode layer of the peripheral transistor is simultaneously formed.
【００１３】特定的には，上記不揮発性半導体記憶装置
はＥＰＲＯＭであり，上記メモリセルは上部電極層とし
てコントロールゲート，下部電極層としてフローティン
グゲートを有する。上記周辺トランジスタは該メモリセ
ルの動作を制御するトランジスタであって 上記ゲート
電極は該トランジスタのゲート層である。Specifically, the nonvolatile semiconductor memory device is an EPROM, and the memory cell has a control gate as an upper electrode layer and a floating gate as a lower electrode layer. The peripheral transistor is a transistor that controls the operation of the memory cell, and the gate electrode is a gate layer of the transistor.
【００１４】[0014]
【作用】コバルト層またはコバルトシリサイド層を電極
層となるポリシリコンまたはタングステン（Ｗ）ポリサ
イドなどの電極材料で形成された層のマスクとして使用
し，電極材料であるポリシリコンまたはＷポリサイドな
どを好適にエッチングし，コバルト層またはコバルトシ
リサイド層はエッチングしないエッチングガス，たとえ
ば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いてエッチン
グする。その結果，上部の電極層には損傷を与えず下部
の電極層を形成することができる。コバルト層またはコ
バルトシリサイド層をマスクとして使用すると，その除
去にたとえば，Ｈｌガスなどのエッチングガスを使用す
ることができ，周辺のシリコン，ポリシリコンなどにダ
メージを与えずコバルト層およびコバルトシリサイド層
のみを選択的に除去できる。[Function] A cobalt layer or a cobalt silicide layer is used as a mask for a layer formed of an electrode material such as polysilicon or tungsten (W) polycide to be an electrode layer, and the electrode material such as polysilicon or W polycide is preferably used. Etching is performed using an etching gas that does not etch the cobalt layer or the cobalt silicide layer, for example, (SF 6 + C 2 Cl 3 F 3 ) gas. As a result, the lower electrode layer can be formed without damaging the upper electrode layer. When the cobalt layer or the cobalt silicide layer is used as a mask, an etching gas such as Hl gas can be used for removing the mask, and only the cobalt layer and the cobalt silicide layer are damaged without damaging the surrounding silicon or polysilicon. Can be selectively removed.
【００１５】コバルトをデポジションするまたはその後
コバルトシリサイドを形成するタイミングとしては，上
部電極層を形成後，下部電極層を形成する時にコバルト
層を形成する方法と，下部電極層を形成するときにコバ
ルト層を形成する方法とがある。また，周辺トランジス
タのゲート電極層を上記上部電極層と同時に形成するこ
とが好適である。不揮発性半導体記憶装置としては，好
適にはＥＰＲＯＭである。The timing for depositing cobalt or subsequently forming cobalt silicide is as follows: a method of forming a cobalt layer when forming a lower electrode layer after forming an upper electrode layer, and a method of forming a cobalt layer when forming a lower electrode layer. There is a method of forming a layer. Further, it is preferable to form the gate electrode layer of the peripheral transistor at the same time as the upper electrode layer. The nonvolatile semiconductor memory device is preferably an EPROM.
【００１６】[0016]
【実施例】本発明の不揮発性半導体記憶装置の製造方法
の第１実施例として，ＥＰＲＯＭの製造を例示する。図
１〜図３はＥＰＲＯＭの製造方法を図解した製造プロセ
ス図であり，図４はかかる製造プロセスによって製造さ
れたＥＰＲＯＭの部分断面図である。図４に示すＥＰＲ
ＯＭの構成は図解の関係で，複数の周辺ＭＯＳトランジ
スタ領域のうち代表的な１つの周辺ＭＯＳトランジスタ
領域１０と，複数のメモリセルＭＯＳトランジスタ領域
のうち代表的な１つのメモリセルＭＯＳトランジスタ領
域２０を示している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Manufacturing of an EPROM will be illustrated as a first embodiment of the method for manufacturing a nonvolatile semiconductor memory device of the present invention. 1 to 3 are manufacturing process diagrams illustrating a method of manufacturing an EPROM, and FIG. 4 is a partial sectional view of an EPROM manufactured by such a manufacturing process. EPR shown in FIG.
The configuration of the OM is shown in the figure, and one representative MOS transistor region 10 of the plurality of peripheral MOS transistor regions and one typical memory cell MOS transistor region 20 of the plurality of memory cell MOS transistor regions are shown. Shows.
【００１７】ＥＰＲＯＭはシリコン基板１に素子分離
（ＬＯＣＯＳ）領域３６を形成後，このＬＯＣＯＳ領域
３６を境界にして周辺ＭＯＳトランジスタ領域１０とメ
モリセルＭＯＳトランジスタ領域２０が形成される。メ
モリセルＭＯＳトランジスタ領域２０は，シリコン基板
１に形成されたメモリセルＭＯＳトランジスタ・ソース
領域３３およびドレーン領域３４，シリコン基板１の上
に形成されたゲート酸化膜３，このゲート酸化膜３の上
に形成されたフローティングゲート部２７，酸化シリコ
ン膜（ゲート酸化膜）７，コントロールゲート部２１，
これらゲート酸化膜３，フローティングゲート部２７，
酸化シリコン膜７およびコントロールゲート部２１の側
壁に形成された酸化シリコン側壁３８Ａ，３８Ｂを有し
ている。コントロールゲート部２１の上にはコバルトシ
リサイド（ＣｏＳｉ2 ）膜８３が形成されている。周辺
ＭＯＳトランジスタ領域１０は，シリコン基板１内であ
ってそれぞれコバルトシリサイド膜６７Ａ，６７Ｂの下
に形成された周辺ＭＯＳトランジスタ・ソース領域３１
およびドレーン領域３２，シリコン基板１の上に形成さ
れたゲート酸化膜３，このゲート酸化膜３の上に形成さ
れたゲート部１９，このゲート部１９の側壁として形成
された酸化シリコン側壁３７Ａ，３７Ｂを有している。
周辺ＭＯＳトランジスタゲート部１９の上にはコバルト
シリサイド膜６５が形成されている。周辺ＭＯＳトラン
ジスタ領域１０およびメモリセルＭＯＳトランジスタ領
域２０の上部には，絶縁層，コンタクトを介して接続さ
れる電極層などが形成されるが，本発明の直接関係しな
いので，図解を省略している。In the EPROM, after the element isolation (LOCOS) region 36 is formed on the silicon substrate 1, the peripheral MOS transistor region 10 and the memory cell MOS transistor region 20 are formed with the LOCOS region 36 as a boundary. The memory cell MOS transistor region 20 includes a memory cell MOS transistor / source region 33 and a drain region 34 formed on the silicon substrate 1, a gate oxide film 3 formed on the silicon substrate 1, and a gate oxide film 3 formed on the gate oxide film 3. The formed floating gate portion 27, silicon oxide film (gate oxide film) 7, control gate portion 21,
These gate oxide film 3, floating gate portion 27,
It has silicon oxide film 7 and silicon oxide sidewalls 38A and 38B formed on the sidewalls of the control gate portion 21. A cobalt silicide (CoSi 2 ) film 83 is formed on the control gate portion 21. The peripheral MOS transistor region 10 is formed in the silicon substrate 1 and under the cobalt silicide films 67A and 67B, respectively.
And the drain region 32, the gate oxide film 3 formed on the silicon substrate 1, the gate portion 19 formed on the gate oxide film 3, and the silicon oxide sidewalls 37A and 37B formed as sidewalls of the gate portion 19. have.
A cobalt silicide film 65 is formed on the peripheral MOS transistor gate portion 19. An insulating layer, an electrode layer connected through a contact, and the like are formed on the peripheral MOS transistor region 10 and the memory cell MOS transistor region 20, but the illustration is omitted because they are not directly related to the present invention. ..
【００１８】図１〜図３を参照して図４に図解したＥＰ
ＲＯＭの製造方法について述べる。図１〜図３は連続し
た製造方法を図解しているが，図解の関係で図面を分割
している。図１（Ａ）に示すように、シリコン基板１の
上にゲート酸化膜３を形成し，その上にポリシリコンま
たはタングステン（Ｗ）ポリサイドの層５を形成する。
以下の実施例ではポリシリコン層５を形成した例につい
て述べる。ポリシリコン層５の上に二酸化シリコン膜７
を形成し，さらにポリシリコンまたはＷポリサイドの層
１１を形成する。以下，ポリシリコン層１１を形成した
例について述べる。周辺ＭＯＳトランジスタ領域１０に
おけるポリシリコン層５，および，メモリセルＭＯＳト
ランジスタ領域２０におけるポリシリコン層１１の上に
コバルト（Ｃｏ）をデポジションしてコバルト膜２５を
形成する。周辺ＭＯＳトランジスタ領域１０におけるＭ
ＯＳトランジスタゲート部１９が形成される部分の上部
にレジスト膜１５およびメモリセルＭＯＳトランジスタ
領域２０のコントロールゲート部２１が形成される上部
にレジスト膜１７をデポジションする。The EP illustrated in FIG. 4 with reference to FIGS.
A method of manufacturing the ROM will be described. 1 to 3 illustrate a continuous manufacturing method, the drawings are divided for the sake of illustration. As shown in FIG. 1A, a gate oxide film 3 is formed on a silicon substrate 1, and a polysilicon or tungsten (W) polycide layer 5 is formed thereon.
In the following embodiments, an example of forming the polysilicon layer 5 will be described. Silicon dioxide film 7 on top of polysilicon layer 5
And a layer 11 of polysilicon or W polycide is formed. Hereinafter, an example of forming the polysilicon layer 11 will be described. Cobalt (Co) is deposited on the polysilicon layer 5 in the peripheral MOS transistor region 10 and the polysilicon layer 11 in the memory cell MOS transistor region 20 to form a cobalt film 25. M in the peripheral MOS transistor region 10
The resist film 17 is deposited on the portion where the OS transistor gate portion 19 is formed and on the portion where the control gate portion 21 of the memory cell MOS transistor region 20 is formed.
【００１９】レジスト膜１５およびレジスト膜１７をマ
スクとして，たとえば，Ｈｌガスを用いたドライエッチ
ングによりコバルト膜２５をパターンニングする。その
結果，図１（Ｂ）に示すように，周辺ＭＯＳトランジス
タゲート部１９およびコントロールゲート部２１が形成
される部分の上部にコバルト膜２５が残る。Using the resist film 15 and the resist film 17 as a mask, the cobalt film 25 is patterned by dry etching using Hl gas, for example. As a result, as shown in FIG. 1B, the cobalt film 25 remains on the portion where the peripheral MOS transistor gate portion 19 and the control gate portion 21 are formed.
【００２０】図１（Ｂ）に示す残ったコバルト膜２５を
マスクとして周辺ＭＯＳトランジスタ領域１０について
はゲート部１９，メモリセルＭＯＳトランジスタ領域２
０についてはコントロールゲート部２１のパターンニン
グを行う。このパターンニングを行うエッチングガスと
しては，コバルトはエッチングせず電極材料であるポリ
シリコンまたはタングステンポリサイドなどを好適にエ
ッチングする，たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）
ガスを用いる。ＣｏＦ2 の常圧の沸点は摂氏１１４０度
であるので，選択的にタングステンポリサイドまたはポ
リシリコンがエッチングできる。その結果，図１（Ｃ）
に示すように，周辺ＭＯＳトランジスタ領域１０におい
はて周辺ＭＯＳトランジスタゲート部１９，メモリセル
ＭＯＳトランジスタ領域２０においてはコントロールゲ
ート部２１が形成される。Using the remaining cobalt film 25 shown in FIG. 1B as a mask, the peripheral MOS transistor region 10 has a gate portion 19 and a memory cell MOS transistor region 2.
For 0, patterning of the control gate portion 21 is performed. As an etching gas for this patterning, cobalt is not etched, but polysilicon or tungsten polycide which is an electrode material is preferably etched, for example, (SF 6 + C 2 Cl 3 F 3 ).
Use gas. Since the boiling point of CoF 2 at atmospheric pressure is 1140 ° C., tungsten polycide or polysilicon can be selectively etched. As a result, Fig. 1 (C)
As shown in FIG. 5, in the peripheral MOS transistor region 10, a peripheral MOS transistor gate portion 19 is formed, and in the memory cell MOS transistor region 20, a control gate portion 21 is formed.
【００２１】図１（Ｄ）に示すように，形成された周辺
ＭＯＳトランジスタゲート部１９，コントロールゲート
部２１，および，コバルト膜２５を覆って全面に二酸化
シリコン（ＳｉＯ2 ）の絶縁膜６１を堆積させる。As shown in FIG. 1D, an insulating film 61 of silicon dioxide (SiO 2 ) is deposited on the entire surface so as to cover the peripheral MOS transistor gate portion 19, the control gate portion 21, and the cobalt film 25 which have been formed. Let
【００２２】図２（Ａ）に示すように，全面エッチバッ
クして周辺ＭＯＳトランジスタゲート部１９およびコン
トロールゲート部２１のそれぞれの側壁に二酸化シリコ
ン側壁３７Ａ，３７Ｂおよび二酸化シリコン側壁３８
Ａ，３８Ｂを形成する。As shown in FIG. 2A, the entire surface is etched back and silicon dioxide sidewalls 37A and 37B and a silicon dioxide sidewall 38 are formed on the sidewalls of the peripheral MOS transistor gate portion 19 and the control gate portion 21, respectively.
A and 38B are formed.
【００２３】図２（Ｂ）に示すように，再度，コバルト
を５００Å程度の厚さにデポジションしてコバルト膜６
３を形成する。なおこのコバルト膜６３の形成は，次の
プロセス以降のプロセスにおけるフローティングゲート
部２７を形成する際，パターンニングをしない周辺ＭＯ
Ｓトランジスタ領域１０部分の保護膜を形成するためで
あるから，コバルトに限らず，他の保護材料を用いるこ
ともできる。ただし，以下の例示においては，コバルト
膜６３を使用した例について述べる。As shown in FIG. 2B, the cobalt film 6 is deposited again by depositing cobalt to a thickness of about 500Å.
3 is formed. The cobalt film 63 is formed in the peripheral MO without patterning when the floating gate portion 27 is formed in the subsequent process.
Since it is for forming the protective film in the S transistor region 10 portion, not only cobalt but also another protective material can be used. However, in the following examples, an example using the cobalt film 63 will be described.
【００２４】図２（Ｂ）に示す状態において，レジスト
パターンニングを行いコントロールゲート部２１の上部
およびその周辺に形成されたコバルト膜６３をエッチン
グを行う。その結果，図２（Ｃ）に図解したように，周
辺ＭＯＳトランジスタ領域１０はコバルト膜６３で保護
されたままであり，コントロールゲート部２１の上部の
コバルト膜６３が除去される。In the state shown in FIG. 2B, resist patterning is performed to etch the cobalt film 63 formed on the control gate portion 21 and its periphery. As a result, as illustrated in FIG. 2C, the peripheral MOS transistor region 10 remains protected by the cobalt film 63, and the cobalt film 63 on the control gate portion 21 is removed.
【００２５】コバルト膜６３およびコバルト膜２５をマ
スクとして，再度，ドライエッチングを行う。このエッ
チングガスも上述したように，ポリシリコンまたはタン
グステンポリサイドに対しては好適にエッチング効果を
発揮し，コバルトはエッチングしない，たとえば，（Ｓ
Ｆ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用いる。その結果，図２
（Ｄ）に示すように，コントロールゲート部２１の下部
に，図４に図解した本来のフローティングゲート部２７
よりは平面寸法の大きな原始的なフローティングゲート
部２７Ａが形成される。Dry etching is performed again using the cobalt film 63 and the cobalt film 25 as masks. As described above, this etching gas also exerts an appropriate etching effect on polysilicon or tungsten polycide, and does not etch cobalt, for example, (S
F 6 + C 2 Cl 3 F 3 ) gas is used. As a result,
As shown in (D), the original floating gate portion 27 illustrated in FIG. 4 is provided below the control gate portion 21.
A primitive floating gate portion 27A having a larger plane size is formed.
【００２６】図３（Ａ）に示すように，コバルト膜６３
およびコバルト膜２５をマスクとしてエッチングを行
い，コントロールゲート部２１の二酸化シリコン側壁３
８Ａ，３８Ｂ，および，二酸化シリコン側壁３８Ａ，３
８Ｂの下部にコントロールゲート部２１からはみ出して
いる原始的なフローティングゲート部２７Ａの部分を除
去する。その結果，原始的なフローティングゲート部２
７Ａが本来のフローティングゲート部２７として形成さ
れる。As shown in FIG. 3A, the cobalt film 63
Etching is performed with the cobalt film 25 as a mask and the silicon dioxide sidewall 3 of the control gate portion 21 is etched.
8A, 38B and silicon dioxide sidewalls 38A, 3
The part of the primitive floating gate portion 27A protruding from the control gate portion 21 at the lower portion of 8B is removed. As a result, the primitive floating gate 2
7A is formed as the original floating gate portion 27.
【００２７】図３（Ａ）に示した状態において，たとえ
ば，摂氏６００度でアニールを行い，シリサイド化し
て，コバルトシリサイド（ＣｏＳｉ2 ）層６５，６７
Ａ，６７Ｂ，６９を形成する。これにより，図３（Ｂ）
に示した断面構造が得られる。次いで，塩酸過水により
未反応のコバルトをエッチングし，図３（Ｃ）に示すよ
うに，酸化シリコン側壁３７Ａ，３７Ｂの側部のコバル
ト膜６３Ａ，６３Ｂを除去する。さらに，たとえば，摂
氏８００度程度でアニールを行い，安定したコバルトシ
リサイドの層６７Ａ，６７Ｂを周辺ＭＯＳトランジスタ
領域１０のソース，ドレーン領域に形成する。In the state shown in FIG. 3A, the cobalt silicide (CoSi 2 ) layers 65 and 67 are annealed, for example, at 600 ° C. to be silicidized.
A, 67B and 69 are formed. As a result, FIG. 3 (B)
The sectional structure shown in FIG. Next, the unreacted cobalt is etched with hydrochloric acid / hydrogen peroxide mixture to remove the cobalt films 63A and 63B on the sides of the silicon oxide sidewalls 37A and 37B as shown in FIG. 3C. Further, for example, annealing is performed at about 800 degrees Celsius to form stable cobalt silicide layers 67A and 67B in the source and drain regions of the peripheral MOS transistor region 10.
【００２８】その後，ＬＤＤインプランテーション，側
壁形成などを行って，図４に示したＥＰＲＯＭを形成す
る。この第１実施例において，原始的なフローティング
ゲート部２７Ａ形成プロセスにおいて，コバルト膜２５
が保護マスクとして使用され，さらに，本来のフローテ
ィングゲート部２７形成プロセスにおいて，コバルトシ
リサイド膜６９が保護マスクとして使用されているか
ら，コントロールゲート部２１の厚さが薄くなるという
問題はない。After that, LDD implantation, sidewall formation, etc. are performed to form the EPROM shown in FIG. In the first embodiment, in the process of forming the primitive floating gate portion 27A, the cobalt film 25 is formed.
Is used as a protective mask, and the cobalt silicide film 69 is used as a protective mask in the original process of forming the floating gate portion 27. Therefore, there is no problem that the control gate portion 21 becomes thin.
【００２９】上述した実施例について，種々の変形態様
をとることができる。たとえば，上記実施例において
は，周辺ＭＯＳトランジスタ領域１０の周辺ＭＯＳトラ
ンジスタゲート部１９をメモリセルＭＯＳトランジスタ
領域２０のフローティングゲート部２７と同じ層に形成
する例を示したが，コントロールゲート部２１と同じ層
に形成することもできる。たとえば，ＴＦＴ（Thin Fil
m Transistor)として周辺ＭＯＳトランジスタ領域１０
を形成するような場合は，周辺ＭＯＳトランジスタ領域
１０の周辺ＭＯＳトランジスタゲート部１９をポリシリ
コン層１１の層に形成することもできる。また上記実施
例では，コントロールゲート部２１，フローティングゲ
ート部２７および周辺ＭＯＳトランジスタゲート部１９
の形成材料としてそれぞれ，ポリシリコンを用いた例に
ついて述べたが，電極材料としての他の好適な材料，た
とえば，タングステンポリサイドなどを用いることがで
きる。Various modifications can be made to the above-described embodiment. For example, in the above embodiment, the peripheral MOS transistor gate portion 19 of the peripheral MOS transistor area 10 is formed in the same layer as the floating gate portion 27 of the memory cell MOS transistor area 20, but the same as the control gate portion 21. It can also be formed in layers. For example, TFT (Thin Fil
peripheral MOS transistor region 10 as m Transistor)
In such a case, the peripheral MOS transistor gate portion 19 of the peripheral MOS transistor region 10 can be formed in the polysilicon layer 11. Further, in the above embodiment, the control gate portion 21, the floating gate portion 27 and the peripheral MOS transistor gate portion 19 are provided.
Although an example in which polysilicon is used as the material for forming each of the above has been described, other suitable material as an electrode material, for example, tungsten polycide can be used.
【００３０】上述したフローティングゲート部２７形成
時にコントロールゲート部２１の保護膜としてのコバル
ト膜２５に代えて，たとえば，窒化膜を使用することも
できるが，使用後，その膜の除去に塩素系のガスを使用
することになり，シリコン，ポリサイドまたはＷポリサ
イドなども同時にエッチングされることになり，好まし
くない。この点，本実施例では塩酸過水で不要なコバル
ト膜のみを選択的に除去することができ，選択比が大き
くなるという利点がある。It is possible to use, for example, a nitride film instead of the cobalt film 25 as a protective film for the control gate portion 21 when the floating gate portion 27 is formed as described above. Since gas is used, silicon, polycide, W polycide, etc. are simultaneously etched, which is not preferable. In this respect, the present embodiment has an advantage that only the unnecessary cobalt film can be selectively removed by hydrochloric acid / hydrogen peroxide and the selection ratio becomes large.
【００３１】また窒化膜ではなく本実施例のコバルト膜
２５を使用する利点としては，膜厚を極力薄くできると
いう点がある。ゲートマスクを作る際予めホットレジス
トによりパターンニングするが，ゲートマスクが厚いと
レジストパターンニングとエッチング後の形状にパター
ンニング変化差が生じやすい。たとえば，窒化膜ではゲ
ートマスク厚さが厚いためテーパー形状となり，ゲート
マスク厚さが０．４μｍにおいて０．５μｍのパターン
ニングを作る場合，０．６５μｍのゲートマスク幅にな
る。そのため，ゲートマスク厚さは極力薄いほうが好ま
しく，本実施例のコバルト膜を使用とすると，マスク材
質とゲート電極材料との選択比が充分大きいので，この
点でも，コバルト膜をマスクとして使用する利点があ
る。An advantage of using the cobalt film 25 of this embodiment instead of the nitride film is that the film thickness can be made as thin as possible. When a gate mask is made, it is patterned with a hot resist in advance. If the gate mask is thick, a difference in patterning change is likely to occur between the resist patterning and the shape after etching. For example, a nitride film has a large gate mask thickness and thus has a taper shape. When a gate mask thickness of 0.4 μm is used to form 0.5 μm patterning, the gate mask width is 0.65 μm. Therefore, it is preferable that the thickness of the gate mask is as thin as possible, and if the cobalt film of this embodiment is used, the selection ratio between the mask material and the gate electrode material is sufficiently large. In this respect also, the advantage of using the cobalt film as a mask is obtained. There is.
【００３２】本発明の不揮発性半導体記憶装置の第２実
施例として図４に示したＥＰＲＯＭの製造方法を図５〜
図７を参照して述べる。図４〜図７に連続した製造方法
を図解しているが，図解の関係で３つの図面に分割して
いる。図５（Ａ）に示したように，シリコン基板１の上
にゲート酸化膜３となる二酸化シリコン（ＳｉＯ2 ）層
が形成される。図示しないＬＯＣＯＳ領域３６を形成し
た後，ゲート酸化膜３の上にメモリセルＭＯＳトランジ
スタ領域２０のフローティングゲート部２７および周辺
ＭＯＳトランジスタ領域１０の周辺ＭＯＳトランジスタ
ゲート部１９が形成されるポリシリコン層５がデポジシ
ョンされる。ポリシリコン層５の上にコントロールゲー
ト部２１のゲート酸化膜となる二酸化シリコン膜７が形
成される。さらに酸化シリコン膜７の上にメモリセルＭ
ＯＳトランジスタ領域２０のコントロールゲート部２１
が形成されるポリシリコン層１１が形成される。上記プ
ロセスの後，周辺ＭＯＳトランジスタ領域１０の周辺Ｍ
ＯＳトランジスタゲート部１９を形成するため周辺ＭＯ
Ｓトランジスタ領域１０のポリシリコン層５の上にレジ
スト膜１５，および，メモリセルＭＯＳトランジスタ領
域２０のコントロールゲート部２１を形成するためメモ
リセルＭＯＳトランジスタ領域２０のポリシリコン層１
１の上にレジスト膜１７が形成される。As a second embodiment of the non-volatile semiconductor memory device of the present invention, a method for manufacturing the EPROM shown in FIG.
This will be described with reference to FIG. Although the continuous manufacturing method is illustrated in FIGS. 4 to 7, it is divided into three drawings for the sake of illustration. As shown in FIG. 5A, a silicon dioxide (SiO 2 ) layer to be the gate oxide film 3 is formed on the silicon substrate 1. After the LOCOS region 36 (not shown) is formed, the polysilicon layer 5 on which the floating gate portion 27 of the memory cell MOS transistor region 20 and the peripheral MOS transistor gate portion 19 of the peripheral MOS transistor region 10 are formed is formed on the gate oxide film 3. It is deposited. A silicon dioxide film 7 serving as a gate oxide film of control gate portion 21 is formed on polysilicon layer 5. Further, the memory cell M is formed on the silicon oxide film 7.
Control gate portion 21 of OS transistor region 20
Then, the polysilicon layer 11 is formed. After the above process, the periphery M of the peripheral MOS transistor region 10
A peripheral MO for forming the OS transistor gate portion 19
In order to form the resist film 15 on the polysilicon layer 5 of the S transistor region 10 and the control gate portion 21 of the memory cell MOS transistor region 20, the polysilicon layer 1 of the memory cell MOS transistor region 20 is formed.
A resist film 17 is formed on top of No. 1.
【００３３】図４（Ａ）に示した状態において，ポリシ
リコンまたはタングステンポリサイドをエッチングする
ガスとして好適な（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスでド
ライエッチングを行うと，レジスト膜１５およびレジス
ト膜１７の周囲のポリシリコン層５，および，ポリシリ
コン層１１が除去されて，図５（Ｂ）に示すように，周
辺ＭＯＳトランジスタゲート部１９およびコントロール
ゲート部２１が形成される。In the state shown in FIG. 4A, dry etching is performed with a gas (SF 6 + C 2 Cl 3 F 3 ) suitable as a gas for etching polysilicon or tungsten polycide. By removing the polysilicon layer 5 and the polysilicon layer 11 around the film 17, a peripheral MOS transistor gate portion 19 and a control gate portion 21 are formed as shown in FIG.
【００３４】図４（Ｃ）に示すように，シリコン酸化膜
７１を形成する。次いで無機系の絶縁材料であるＳＯＧ
（Spin On Glass)を塗布し，ＳＯＧ膜７３を破線で示し
た層７３Ａまで形成する。さらに破線で示したＳＯＧ層
７３Ａを除去し平坦化する。ＳＯＧ膜７３を用いて平坦
化を進め，コントロールゲート部２１および周辺ＭＯＳ
トランジスタゲート部１９の上部がいくぶん露出する程
度まで，シリコン酸化膜７１のエッチバックを行う。こ
のドライエッチングガスとしてはＳｉＯ2 をエッチング
するのに好適なＣＨＦ3 などのガスを用いる。上記プロ
セス終了後の断面図を図５（Ｄ）に示す。As shown in FIG. 4C, a silicon oxide film 71 is formed. Next is SOG, which is an inorganic insulating material
(Spin On Glass) is applied to form the SOG film 73 up to the layer 73A indicated by the broken line. Further, the SOG layer 73A indicated by the broken line is removed and the surface is flattened. Using the SOG film 73 for planarization, the control gate portion 21 and the peripheral MOS
The silicon oxide film 71 is etched back until the upper portion of the transistor gate portion 19 is exposed to some extent. A gas such as CHF 3 suitable for etching SiO 2 is used as the dry etching gas. A cross-sectional view after the above process is shown in FIG.
【００３５】図６（Ａ）に示すように，エッチバックさ
れたシリコン酸化膜７１Ａおよび周辺ＭＯＳトランジス
タゲート部１９，コントロールゲート部２１の上に５０
０Å〜１０００Å程度の厚さでコバルト（Ｃｏ）をデポ
ジションして，コバルト膜２５を被着させる。図６
（Ｂ）に示すように，シリサイド化を行い選択的に周辺
ＭＯＳトランジスタゲート部１９およびコントロールゲ
ート部２１の上にコバルトシリサイド（ＣｏＳｉ2 ）膜
６５，６９を形成する。塩酸過水などにより，未反応コ
バルトをエッチングして除去する。この状態の断面図を
図６（Ｃ）に示す。図６（Ｄ）に示すように，シリコン
酸化膜７１Ａの全面エッチバックを行う。このエッチン
グガスは上記同様，ＣＨＦ3 などのガスを用いる。As shown in FIG. 6A, 50 is formed on the etched back silicon oxide film 71A, the peripheral MOS transistor gate portion 19 and the control gate portion 21.
Cobalt (Co) is deposited with a thickness of about 0 Å to 1000 Å to deposit the cobalt film 25. Figure 6
As shown in FIG. 3B, silicidation is performed to selectively form cobalt silicide (CoSi 2 ) films 65 and 69 on the peripheral MOS transistor gate portion 19 and the control gate portion 21. Unreacted cobalt is removed by etching with hydrochloric acid / hydrogen peroxide mixture. A cross-sectional view of this state is shown in FIG. As shown in FIG. 6D, the silicon oxide film 71A is entirely etched back. As this etching gas, a gas such as CHF 3 is used as in the above.
【００３６】図７（Ａ）に示すように，周辺ＭＯＳトラ
ンジスタゲート部１９に２酸化シリコン側壁７５Ａ，７
５Ｂ，コントロールゲート部２１に二酸化シリコン側壁
７７Ａ，７７Ｂを形成する。図７（Ｂ）に示すように，
再びコバルト膜７９を形成する。図７（Ｃ）に示したよ
うに，レジストパターンを施し，Ｈｌガスによりドライ
エッチングしてメモリセルＭＯＳトランジスタ領域２０
のコントロールゲート部２１の上部およびその周辺に形
成されたコバルト膜７９をパターンニングにする。この
とき，周辺ＭＯＳトランジスタ領域１０のコバルト膜７
９はパターンニングさせない。コバルトシリサイド膜６
９をマスクとして，ドライエッチングによりポリシリコ
ン層５をエッチングする。このエッチングガスとして
は，たとえば，（ＳＦ6 ＋Ｃ2 Ｃｌ3 Ｆ3 ）ガスを用い
る。その結果，図７（Ｄ）に示すように，コントロール
ゲート部２１の数に原始的なフローティングゲート部２
７Ａが形成される。As shown in FIG. 7A, the peripheral MOS transistor gate portion 19 has silicon dioxide sidewalls 75A, 7
5B, silicon dioxide sidewalls 77A and 77B are formed on the control gate portion 21. As shown in FIG. 7 (B),
The cobalt film 79 is formed again. As shown in FIG. 7C, a memory cell MOS transistor region 20 is formed by applying a resist pattern and dry etching with Hl gas.
The cobalt film 79 formed on and above the control gate portion 21 is patterned. At this time, the cobalt film 7 in the peripheral MOS transistor region 10
9 is not patterned. Cobalt silicide film 6
The polysilicon layer 5 is etched by dry etching using 9 as a mask. As this etching gas, for example, (SF 6 + C 2 Cl 3 F 3 ) gas is used. As a result, as shown in FIG.
7A is formed.
【００３７】図８（Ａ）に示すように，コントロールゲ
ート部２１の側壁のＳｉＯ2 をエッチングして二酸化シ
リコン側壁７７Ａ，７７Ｂを除去する。さらに図８
（Ｂ）に示すように，エッチングにより，除去された２
酸化シリコン側壁７７Ａ，７７Ｂの下部の原始的なフロ
ーティングゲート部２７Ａのはみ出し部分およびその下
部のゲート酸化膜３を除去する。その結果，本来のフロ
ーティングゲート部２７が形成される。As shown in FIG. 8A, the SiO 2 on the side wall of the control gate portion 21 is etched to remove the silicon dioxide side walls 77A and 77B. Furthermore, FIG.
As shown in (B), 2 removed by etching
The protruding portion of the primitive floating gate portion 27A below the silicon oxide sidewalls 77A and 77B and the gate oxide film 3 below that portion are removed. As a result, the original floating gate portion 27 is formed.
【００３８】図８（Ｃ）に示すように，たとえば，摂氏
６００度でアニールしてシリサイド化を行い，コバルト
シリサイド膜６７Ａ，６７Ｂ，８１，８３を形成する。
図８（Ｄ）に示すように，未反応コバルトを塩酸過水で
除去する。再度，摂氏８As shown in FIG. 8C, the cobalt silicide films 67A, 67B, 81 and 83 are formed by annealing at 600 degrees Celsius for silicidation.
As shown in FIG. 8D, unreacted cobalt is removed with hydrochloric acid / hydrogen peroxide mixture. Again, 8 degrees Celsius
【００３９】その後，ＬＤＤインプランテーションを行
い，周辺ＭＯＳトランジスタ領域１０にソース領域３１
およびドレーン領域３２，メモリセルＭＯＳトランジス
タ領域２０にソース領域３３およびドレーン領域３４を
形成する。またＬＤＤ側壁形成処理を行いない側壁３７
Ａ，３７Ｂ側壁３７Ａ，３７Ｂ，および，側壁３８Ａ，
３８Ｂを形成して，図４に示すＥＰＲＯＭを形成する。
以上述べたように，この第２実施例においても，フロー
ティングゲート部２７を形成するプロセスにおいて，コ
ントロールゲート部２１をコバルト膜２５がマスクとし
て保護しているので，図１０に示したようなコントロー
ルゲート部２１の厚さが薄くなるような問題が生じな
い。After that, LDD implantation is performed to form a source region 31 in the peripheral MOS transistor region 10.
A source region 33 and a drain region 34 are formed in the drain region 32 and the memory cell MOS transistor region 20. In addition, the sidewall 37 not subjected to the LDD sidewall formation process
A, 37B side walls 37A, 37B, and side walls 38A,
38B to form the EPROM shown in FIG.
As described above, also in the second embodiment, in the process of forming the floating gate portion 27, the control gate portion 21 is protected by the cobalt film 25 as a mask, so that the control gate shown in FIG. The problem that the thickness of the portion 21 becomes thin does not occur.
【００４０】第１実施例と第２実施例とを比較すると，
完成したＥＰＲＯＭは同じであるが，第２実施例は，２
度アニールするのでプロセスはいくぶん複雑になるが，
図２（Ａ）に示した酸化シリコン側壁３８Ａ，３８Ｂが
形成され，その除去を行う必要がないという利点があ
る。Comparing the first and second embodiments,
The completed EPROM is the same, but the second embodiment has two
The process is somewhat complicated because it is annealed once,
The silicon oxide sidewalls 38A and 38B shown in FIG. 2A are formed, and there is an advantage that it is not necessary to remove them.
【００４１】上述した第１および第２の実施例によれ
ば，周辺ＭＯＳトランジスタ領域１０への損傷を防止し
つつ，コントロールゲート部２１の損傷を防止するとい
う利点の他に，コントロールゲート部２１とフローティ
ングゲート部２７のセルフアライメントが可能であり，
形状の再現性に優れ安定して製造できるという利点があ
る。さらにコバルトシリサイド膜６７Ａ，６７Ｂの形成
により，周辺ＭＯＳトランジスタ領域１０のソース，ド
レーン上のシート抵抗値およびコンタクト抵抗値が低下
し，トランジスタの動作が向上する。同様にメモリセル
ＭＯＳトランジスタ領域２０内のゲート抵抗値およびコ
ンタクト抵抗値か低下し動作速度が向上する。その結
果，全体としてＥＰＲＯＭの動作が向上する。According to the first and second embodiments described above, in addition to the advantage of preventing damage to the control gate portion 21 while preventing damage to the peripheral MOS transistor region 10, the control gate portion 21 and Floating gate 27 can be self-aligned,
It has the advantage of excellent shape reproducibility and stable manufacturing. Further, by forming the cobalt silicide films 67A and 67B, the sheet resistance value and contact resistance value on the source and drain of the peripheral MOS transistor region 10 are reduced, and the operation of the transistor is improved. Similarly, the gate resistance value and the contact resistance value in the memory cell MOS transistor region 20 are lowered and the operation speed is improved. As a result, the operation of the EPROM is improved as a whole.
【００４２】以上の実施例ではマスク材料としてコバル
トを用いた例について述べたが，ゲート電極材料をエッ
チングするときのガスでエッチングされない他の物質，
たとえばつ，他の貴金属，遷移金属あるいは高融点金属
をなどを使用してもよい。In the above embodiments, an example in which cobalt is used as the mask material has been described, but other substances which are not etched by the gas used for etching the gate electrode material,
For example, other noble metals, transition metals or refractory metals may be used.
【００４３】以上の実施例は不揮発性半導体記憶装置と
してＥＰＲＯＭを例示したが，本発明は，ＥＰＲＯＭな
どの不揮発性半導体記憶装置に限らず，同一半導体基板
に複数の電極層を形成する場合，その層が部分的に異な
る層，たとえば，ある部分においては２層，他の部分で
は３層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて，複数層の電
極層を形成する場合にも適用できる。Although the above embodiments have exemplified the EPROM as the nonvolatile semiconductor memory device, the present invention is not limited to the nonvolatile semiconductor memory device such as the EPROM, and when a plurality of electrode layers are formed on the same semiconductor substrate, The present invention can also be applied to a semiconductor device in which the layers are partially different, for example, two layers in one part and three layers in the other part.
The present invention can also be applied to the case of forming a plurality of electrode layers in a three-dimensional semiconductor device or the like.
【００４４】[0044]
【発明の効果】上述した例示から明らかなように，本発
明によれば，たとえば，ＥＰＲＯＭなどの不揮発性半導
体記憶装置に適用した場合，上部電極層にダメージを与
えずに複数層の電極層を形成できる。本発明によれば，
下層の電極層を形成する再のマスクとしてコバルトを用
いているので，マスクとして使用した後に簡単な方法で
コバルト除去時に他の材料に損傷を与えずにコバルトの
みを選択的に除去できる。さらに本発明によれば，不揮
発性半導体記憶装置の動作速度を向上させることができ
る。As is apparent from the above-described examples, according to the present invention, when applied to a nonvolatile semiconductor memory device such as an EPROM, a plurality of electrode layers can be formed without damaging the upper electrode layer. Can be formed. According to the invention,
Since cobalt is used as a mask for forming the lower electrode layer again, only cobalt can be selectively removed by a simple method after the use as a mask without damaging other materials when removing cobalt. Furthermore, according to the present invention, the operating speed of the nonvolatile semiconductor memory device can be improved.
【図１】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。FIG. 1 is a first partial view showing the method of manufacturing the EPROM of the first embodiment of the nonvolatile semiconductor memory device of the present invention.
【図２】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。FIG. 2 is a second partial view showing the method for manufacturing the EPROM of the first embodiment of the nonvolatile semiconductor memory device of the present invention.
【図３】本発明の不揮発性半導体記憶装置の第１実施例
のＥＰＲＯＭの製造方法を示す第３の部分図である。FIG. 3 is a third partial view showing the method of manufacturing the EPROM of the first embodiment of the nonvolatile semiconductor memory device of the present invention.
【図４】図１〜図３に示す製造方法によって製造された
ＥＰＲＯＭの部分断面図である。FIG. 4 is a partial cross-sectional view of an EPROM manufactured by the manufacturing method shown in FIGS.
【図５】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第１の部分図である。FIG. 5 is a first partial view showing the method of manufacturing the EPROM of the second embodiment of the nonvolatile semiconductor memory device of the present invention.
【図６】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第２の部分図である。FIG. 6 is a second partial view showing the method for manufacturing the EPROM of the second embodiment of the nonvolatile semiconductor memory device of the present invention.
【図７】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第３の部分図である。FIG. 7 is a third partial view showing the method of manufacturing the EPROM of the second embodiment of the nonvolatile semiconductor memory device of the present invention.
【図８】本発明の不揮発性半導体記憶装置の第２実施例
のＥＰＲＯＭの製造方法を示す第４の部分図である。FIG. 8 is a fourth partial view showing the method of manufacturing the EPROM of the second embodiment of the nonvolatile semiconductor memory device of the present invention.
【図９】従来のＥＰＲＯＭの製造方法を図解する図であ
る。FIG. 9 is a diagram illustrating a method of manufacturing a conventional EPROM.
【図１０】図９に示す製造方法によって製造されたＥＰ
ＲＯＭの部分断面図である。10 is an EP manufactured by the manufacturing method shown in FIG.
It is a fragmentary sectional view of ROM.
１・・シリコン基板， ３・・ゲート酸化膜， ５・・タングステンポリサイド層， ７・・二酸化シリコン膜， １０・・周辺ＭＯＳトランジスタ領域， １１・・タングステンポリサイド層， １５，１７・・レジスト， １９・・周辺ＭＯＳトランジスタゲート部， ２０・・メモリセルＭＯＳトランジスタ領域， ２１・・コントロールゲート部， ２３・・シリコン酸化膜， ２５・・コバルト膜， ２７・・フローティングゲート部， ２７Ａ・・原始的なフローティングゲート部， ３１・・周辺ＭＯＳトランジスタ・ソース領域， ３２・・周辺ＭＯＳトランジスタ・ドレーン領域， ３３・・メモリセルＭＯＳトランジスタ・ソース領域， ３４・・メモリセルＭＯＳトランジスタ・ドレーン領
域， ３６・・ＬＯＣＯＳ領域， ３７Ａ，３７Ｂ・・酸化シリコン側壁， ３８Ａ，３８Ｂ・・二酸化シリコン側壁， ６１・・絶縁膜， ６３，６３Ａ，６３Ｂ・・コバルト膜， ６５・・コバルトシリサイド膜， ６７，６７Ａ，６７Ｂ・・コバルトシリサイド膜， ６９・・コバルトシリサイド膜， ７１，７１Ａ，７１Ｂ・・シリコン酸化膜， ７３，７３Ａ，７３Ｂ・・ＳＯＧ膜， ７５Ａ，７５Ｂ・・２酸化シリコン側壁， ７７Ｂ，７７Ｂ・・２酸化シリコン側壁， ７９・・コバルト膜， ８１・・コバルトシリサイド層， ８３・・コバルトシリサイド層。1 ... Silicon substrate, 3 ... Gate oxide film, 5 ... Tungsten polycide layer, 7 ... Silicon dioxide film, 10 ... Peripheral MOS transistor region, 11 ... Tungsten polycide layer, 15, 17 ... , 19 ... Peripheral MOS transistor gate part, 20 ... Memory cell MOS transistor region, 21 ... Control gate part, 23 ... Silicon oxide film, 25 ... Cobalt film, 27 ... Floating gate part, 27A ... Primitive Floating gate section, 31 ... peripheral MOS transistor source area, 32 ... peripheral MOS transistor drain area, 33 ... memory cell MOS transistor source area, 34 ... memory cell MOS transistor drain area, 36.・ LOCOS area, 37A, 37B ... Silicon oxide side wall, 38A, 38B ... Silicon dioxide side wall, 61 ... Insulating film, 63, 63A, 63B ... Cobalt film, 65 ... Cobalt silicide film, 67, 67A, 67B ... Cobalt silicide film, 69 ... Cobalt silicide film, 71, 71A, 71B ··· silicon oxide film, 73, 73A, 73B · · SOG film, 75A, 75B · · silicon dioxide side wall, 77B, 77B · · silicon dioxide side wall, 79 · · cobalt film , 81 ··· Cobalt silicide layer, 83 ··· Cobalt silicide layer.
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年３月１３日[Submission date] March 13, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】[0014]
【作用】コバルト層またはコバルトシリサイド層を電極
層となるポリシリコンまたはタングステン（Ｗ）ポリサ
イドなどの電極材料で形成された層のマスクとして使用
し，電極材料であるポリシリコンまたはＷポリサイドな
どを好適にエッチングし，コバルト層またはコバルトシ
リサイド層はエッチングしないエッチングガス，たとえ
ば，（ＳＦ６＋Ｃ２Ｃｌ３Ｆ３）ガスを用いてエッチン
グする。その結果，上部の電極層には損傷を与えず下部
の電極層を形成することができる。コバルト層またはコ
バルトシリサイド層をマスクとして使用すると，その除
去にたとえば，ＨＩガスなどのエッチングガスを使用す
ることができ，周辺のシリコン，ポリシリコンなどにダ
メージを与えずコバルト層およびコバルトシリサイド層
のみを選択的に除去できる。[Function] A cobalt layer or a cobalt silicide layer is used as a mask for a layer formed of an electrode material such as polysilicon or tungsten (W) polycide to be an electrode layer, and the electrode material such as polysilicon or W polycide is preferably used. Etching is performed using an etching gas that does not etch the cobalt layer or the cobalt silicide layer, for example, (SF 6 + C 2 Cl 3 F 3 ) gas. As a result, the lower electrode layer can be formed without damaging the upper electrode layer. When the cobalt layer or the cobalt silicide layer is used as a mask, an etching gas such as HI gas can be used to remove it, and only the cobalt layer and the cobalt silicide layer are damaged without damaging the surrounding silicon or polysilicon. Can be selectively removed.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Name of item to be corrected] 0019
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１９】レジスト膜１５およびレジスト膜１７をマ
スクとして，たとえば，ＨＩガスを用いたドライエッチ
ングによりコバルト膜２５をパターンニングする。その
結果，図１（Ｂ）に示すように，周辺ＭＯＳトランジス
タゲート部１９およびコントロールゲート部２１が形成
される部分の上部にコバルト膜２５が残る。Using the resist film 15 and the resist film 17 as a mask, the cobalt film 25 is patterned by dry etching using HI gas, for example. As a result, as shown in FIG. 1B, the cobalt film 25 remains on the portion where the peripheral MOS transistor gate portion 19 and the control gate portion 21 are formed.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】図２（Ｂ）に示すように，再度，コバルト
を５０ｎｍ程度の厚さにデポジションしてコバルト膜６
３を形成する。なおこのコバルト膜６３の形成は，次の
プロセス以降のプロセスにおけるフローティングゲート
部２７を形成する際，パターンニングをしない周辺ＭＯ
Ｓトランジスタ領域１０部分の保護膜を形成するためで
あるから，コバルトに限らず，他の保護材料を用いるこ
ともできる。ただし，以下の例示においては，コバルト
膜６３を使用した例について述べる。As shown in FIG. 2B, cobalt is deposited again to a thickness of about 50 nm and the cobalt film 6 is formed.
3 is formed. The cobalt film 63 is formed in the peripheral MO without patterning when the floating gate portion 27 is formed in the subsequent process.
Since it is for forming the protective film in the S transistor region 10 portion, not only cobalt but also another protective material can be used. However, in the following examples, an example using the cobalt film 63 will be described.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３５[Correction target item name] 0035
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３５】図６（Ａ）に示すように，エッチバックさ
れたシリコン酸化膜７１Ａおよび周辺ＭＯＳトランジス
タゲート部１９，コントロールゲート部２１の上に５０
ｎｍ〜１００ｎｍ程度の厚さでコバルト（Ｃｏ）をデポ
ジションして，コバルト膜２５を被着させる。図６
（Ｂ）に示すように，シリサイド化を行い選択的に周辺
ＭＯＳトランジスタゲート部１９およびコントロールゲ
ート部２１の上にコバルトシリサイド（ＣｏＳｉ２）膜
６５，６９を形成する。塩酸過水などにより，未反応コ
バルトをエッチングして除去する。この状態の断面図を
図６（Ｃ）に示す。図６（Ｄ）に示すように，シリコン
酸化膜７１Ａの全面エッチバックを行う。このエッチン
グガスは上記同様，ＣＨＦ３などのガスを用いる。As shown in FIG. 6A, 50 is formed on the etched back silicon oxide film 71A, the peripheral MOS transistor gate portion 19 and the control gate portion 21.
Cobalt (Co) is deposited with a thickness of about 100 nm to 100 nm , and a cobalt film 25 is deposited. Figure 6
As shown in FIG. 3B, silicidation is performed to selectively form cobalt silicide (CoSi 2 ) films 65 and 69 on the peripheral MOS transistor gate portion 19 and the control gate portion 21. Unreacted cobalt is removed by etching with hydrochloric acid / hydrogen peroxide mixture. A cross-sectional view of this state is shown in FIG. As shown in FIG. 6D, the silicon oxide film 71A is entirely etched back. As the etching gas, a gas such as CHF 3 is used as in the above.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３６[Correction target item name] 0036
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３６】図７（Ａ）に示すように，周辺ＭＯＳトラ
ンジスタゲート部１９に２酸化シリコン側壁７５Ａ，７
５Ｂ，コントロールゲート部２１に二酸化シリコン側壁
７７Ａ，７７Ｂを形成する。図７（Ｂ）に示すように，
再びコバルト膜７９を形成する。図７（Ｃ）に示したよ
うに，レジストパターンを施し，ＨＩガスによりドライ
エッチングしてメモリセルＭＯＳトランジスタ領域２０
のコントロールゲート部２１の上部およびその周辺に形
成されたコバルト膜７９をパターンニングにする。この
とき，周辺ＭＯＳトランジスタ領域１０のコバルト膜７
９はパターンニングさせない。コバルトシリサイド膜６
９をマスクとして，ドライエッチングによりポリシリコ
ン層５をエッチングする。このエッチングガスとして
は，たとえば，（ＳＦ６＋Ｃ２Ｃｌ３Ｆ３）ガスを用い
る。その結果，図７（Ｄ）に示すように，コントロール
ゲート部２１の下部に初期のフローティングゲート部２
７Ａが形成される。As shown in FIG. 7A, the peripheral MOS transistor gate portion 19 has silicon dioxide sidewalls 75A, 7
5B, silicon dioxide sidewalls 77A and 77B are formed on the control gate portion 21. As shown in FIG. 7 (B),
The cobalt film 79 is formed again. As shown in FIG. 7C, a memory cell MOS transistor region 20 is formed by applying a resist pattern and dry etching with HI gas.
The cobalt film 79 formed on and above the control gate portion 21 is patterned. At this time, the cobalt film 7 in the peripheral MOS transistor region 10
9 is not patterned. Cobalt silicide film 6
The polysilicon layer 5 is etched by dry etching using 9 as a mask. As this etching gas, for example, (SF 6 + C 2 Cl 3 F 3 ) gas is used. As a result, as shown in FIG. 7D , the initial floating gate portion 2 is formed below the control gate portion 21.
7A is formed.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３８[Correction target item name] 0038
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３８】図８（Ｃ）に示すように，たとえば，摂氏
６００度でアニールしてシリサイド化を行い，コバルト
シリサイド膜６７Ａ，６７Ｂ，８１，８３を形成する。
図８（Ｄ）に示すように，未反応コバルトを塩酸過水で
除去する。再度，摂氏８００°Ｃ程度でアニールを行い
安定したコバルトシリサイド層を形成する。 As shown in FIG. 8C, the cobalt silicide films 67A, 67B, 81 and 83 are formed by annealing at 600 degrees Celsius for silicidation.
As shown in FIG. 8D, unreacted cobalt is removed with hydrochloric acid / hydrogen peroxide mixture. Anneal again at about 800 ° C
Form a stable cobalt silicide layer.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４２[Correction target item name] 0042
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００４２】以上の実施例ではマスク材料としてコバル
トを用いた例について述べたが，ゲート電極材料をエッ
チングするときのガスでエッチングされない他の物質，
たとえば，他の貴金属，遷移金属あるいは高融点金属を
などを使用してもよい。In the above embodiments, an example in which cobalt is used as the mask material has been described, but other substances which are not etched by the gas used for etching the gate electrode material,
For example, other noble metals, transition metals or refractory metals may be used.
Claims (5)
２層の電極層のいずれか１層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において， 少なくとも，上記メモリセルの上部の電極層をコバルト
またはコバルトシリサイドをマスクとしてパターンニン
グすることを特徴とする不揮発性半導体記憶装置の製造
方法。1. A non-volatile memory cell in which a memory cell having two electrode layers and a peripheral transistor having a gate electrode layer common to any one of the two electrode layers are formed on the same semiconductor substrate. A method of manufacturing a semiconductor memory device, comprising: patterning at least an electrode layer above the memory cell using cobalt or cobalt silicide as a mask.
形成し，そのコバルト層をマスクとして下層の電極層を
パターンニングする請求項１記載の不揮発性半導体記憶
装置の製造方法。2. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein after forming the upper electrode layer, the cobalt layer is formed, and the lower electrode layer is patterned using the cobalt layer as a mask.
層を形成し該コバルトシリサイド層をマスクとして上層
の電極層をパターンニングする請求項１記載の不揮発性
半導体記憶装置の製造方法。3. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein after forming the upper layer, a cobalt silicide layer is formed thereon and the upper electrode layer is patterned by using the cobalt silicide layer as a mask.
ジスタのゲート電極層を同時に形成する請求項２または
３記載の不揮発性半導体記憶装置の製造方法。4. The method for manufacturing a nonvolatile semiconductor memory device according to claim 2, wherein the gate electrode layer of the peripheral transistor is formed at the same time when the upper electrode layer is formed.
Ｍであり，上記メモリセルは上部電極層としてコントロ
ールゲート，下部電極層としてフローティングゲートを
有し， 上記周辺トランジスタは該メモリセルの動作を制御する
トランジスタであって上記ゲート電極は該トランジスタ
のゲート層である，請求項１〜４いずれか記載の不揮発
性半導体記憶装置の製造方法。5. The non-volatile semiconductor memory device is an EPRO.
M, the memory cell has a control gate as an upper electrode layer and a floating gate as a lower electrode layer, the peripheral transistor is a transistor for controlling the operation of the memory cell, and the gate electrode is a gate layer of the transistor. 5. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360262A JPH05183134A (en) | 1991-12-27 | 1991-12-27 | Manufacture of nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360262A JPH05183134A (en) | 1991-12-27 | 1991-12-27 | Manufacture of nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183134A true JPH05183134A (en) | 1993-07-23 |
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ID=18468629
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360262A Pending JPH05183134A (en) | 1991-12-27 | 1991-12-27 | Manufacture of nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183134A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472701B2 (en) * | 1997-07-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
| JP2007201494A (en) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | Nonvolatile semiconductor storage device |
| JP2008235936A (en) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | Non-volatile semiconductor memory device |
-
1991
- 1991-12-27 JP JP3360262A patent/JPH05183134A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472701B2 (en) * | 1997-07-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6586805B2 (en) | 1997-07-10 | 2003-07-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US6703658B2 (en) | 1997-07-10 | 2004-03-09 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US7005345B2 (en) | 1997-07-10 | 2006-02-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
| JP2007201494A (en) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | Nonvolatile semiconductor storage device |
| JP2008235936A (en) * | 2008-05-26 | 2008-10-02 | Toshiba Corp | Non-volatile semiconductor memory device |
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