JPH05175417A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH05175417A JPH05175417A JP3278680A JP27868091A JPH05175417A JP H05175417 A JPH05175417 A JP H05175417A JP 3278680 A JP3278680 A JP 3278680A JP 27868091 A JP27868091 A JP 27868091A JP H05175417 A JPH05175417 A JP H05175417A
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Abstract
(57)【要約】
【目的】 配線の寄生容量に原因するスイッチング素子
のチャタリング現象を除去して、スイッチング素子のス
イッチング損失を低下させることを目的とする。 【構成】 導電路Ｌa1〜Ｌa3、容量Ｃa1〜Ｃa2、図示さ
れないパッド等は絶縁金属基板に貼着した銅箔をホトエ
ッチングして形成され、ドライバＤＶa1、ＤＶa2〜ＤＶ
c1、ＤＶc2、スイッチング素子ＳＷa1、ＳＷa2〜ＳＷc
1、ＳＷc2、ダイオードＤa1、Ｄ a2〜Ｄc1、Ｄc2、トラ
ンジスタＱa1およびＱa2等はチップ形状で前記所定のパ
ッドに固着される。ａ相出力ＶaoがＧＮＤになると、容
量Ｃa2に充電された電荷によりトランジスタＱa2がオン
して、ドライバＤＶa1の入力の電位をＧＮＤ電位に強制
放電する。また、ａ相出力Ｖaoが＋Ｖｃｃになると、容
量Ｃa1に充電された電荷によりトランジスタＱa1がンし
て、ドライバＤＶa1の入力の電位を＋Ｖｃｃに強制充電
する。このため、入力ＣＰa1が”Ｈ”レベルのときに
は、ドライバＤＶa1の入力の電位はドライバＤＶa1の閾
値以上となり、スイッチング素子のチャタリングが生じ
ない。
のチャタリング現象を除去して、スイッチング素子のス
イッチング損失を低下させることを目的とする。 【構成】 導電路Ｌa1〜Ｌa3、容量Ｃa1〜Ｃa2、図示さ
れないパッド等は絶縁金属基板に貼着した銅箔をホトエ
ッチングして形成され、ドライバＤＶa1、ＤＶa2〜ＤＶ
c1、ＤＶc2、スイッチング素子ＳＷa1、ＳＷa2〜ＳＷc
1、ＳＷc2、ダイオードＤa1、Ｄ a2〜Ｄc1、Ｄc2、トラ
ンジスタＱa1およびＱa2等はチップ形状で前記所定のパ
ッドに固着される。ａ相出力ＶaoがＧＮＤになると、容
量Ｃa2に充電された電荷によりトランジスタＱa2がオン
して、ドライバＤＶa1の入力の電位をＧＮＤ電位に強制
放電する。また、ａ相出力Ｖaoが＋Ｖｃｃになると、容
量Ｃa1に充電された電荷によりトランジスタＱa1がンし
て、ドライバＤＶa1の入力の電位を＋Ｖｃｃに強制充電
する。このため、入力ＣＰa1が”Ｈ”レベルのときに
は、ドライバＤＶa1の入力の電位はドライバＤＶa1の閾
値以上となり、スイッチング素子のチャタリングが生じ
ない。
Description
【０００１】
【産業上の利用分野】本発明は絶縁金属基板を使用する
インバータ用の混成集積回路装置に関し、詳細には、そ
のインバータ回路のスイッチング損失を低減する技術に
関する。
インバータ用の混成集積回路装置に関し、詳細には、そ
のインバータ回路のスイッチング損失を低減する技術に
関する。
【０００２】
【従来の技術】図４および図５を参照して本件出願人が
先に提案したインバータ用の混成集積回路装置を説明す
る。図５を参照すると、絶縁金属基板を使用するインバ
ータ用の混成集積回路装置は例えばインバータ回路とそ
の制御回路がそれぞれ別の絶縁金属基板(50)(60)上に形
成される。
先に提案したインバータ用の混成集積回路装置を説明す
る。図５を参照すると、絶縁金属基板を使用するインバ
ータ用の混成集積回路装置は例えばインバータ回路とそ
の制御回路がそれぞれ別の絶縁金属基板(50)(60)上に形
成される。
【０００３】第１の絶縁金属基板(50)には、インバータ
回路の負荷となるモータＭの回転速度等のデータＤinお
よび過電流・過電圧検出信号に基づいてインバータ制御
信号を生成する制御回路(52)、この制御回路(52)の出力
バッファ(54)等がチップ形状で実装され、第２の絶縁金
属基板(60)にはインバータ回路を形成するスイッチング
素子ＳＷa1、ＳＷa2〜ＳＷc1、ＳＷc2、このスイッチン
グ素子をオン・オフ制御するドライバＤＶa1、ＤＶa2〜
ＤＶc1、ＤＶc2、このドライバの内、上側アームのドラ
イバＤＶa1〜ＤＶc1の入力信号線を強制放電するＮＰＮ
トランジスタＱa1〜Ｑc1、慣流ダイオードＤa1、Ｄa2〜
Ｄc1、Ｄc2、過電流・過電圧検出回路（図示しない）等
がチップ形状で実装される。これら第１および第２の絶
縁金属基板は定められた絶縁距離を隔てて樹脂製のケー
スに一体化され、その制御回路とインバータ回路はホト
カプラにより結合される。なお、制御回路とインバータ
回路は単一の絶縁金属基板に形成される場合もある。
回路の負荷となるモータＭの回転速度等のデータＤinお
よび過電流・過電圧検出信号に基づいてインバータ制御
信号を生成する制御回路(52)、この制御回路(52)の出力
バッファ(54)等がチップ形状で実装され、第２の絶縁金
属基板(60)にはインバータ回路を形成するスイッチング
素子ＳＷa1、ＳＷa2〜ＳＷc1、ＳＷc2、このスイッチン
グ素子をオン・オフ制御するドライバＤＶa1、ＤＶa2〜
ＤＶc1、ＤＶc2、このドライバの内、上側アームのドラ
イバＤＶa1〜ＤＶc1の入力信号線を強制放電するＮＰＮ
トランジスタＱa1〜Ｑc1、慣流ダイオードＤa1、Ｄa2〜
Ｄc1、Ｄc2、過電流・過電圧検出回路（図示しない）等
がチップ形状で実装される。これら第１および第２の絶
縁金属基板は定められた絶縁距離を隔てて樹脂製のケー
スに一体化され、その制御回路とインバータ回路はホト
カプラにより結合される。なお、制御回路とインバータ
回路は単一の絶縁金属基板に形成される場合もある。
【０００４】マイクロコンピュータ等により構成される
制御回路(52)はＤinとして入力される回転速度を設定す
る信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波ＣＰa1〜ＣＰc1と
このパルス幅化正弦波に対してそれぞれ１８０度位相が
遅れた３つのパルスＣＰa2〜ＣＰc2を生成する。
制御回路(52)はＤinとして入力される回転速度を設定す
る信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波ＣＰa1〜ＣＰc1と
このパルス幅化正弦波に対してそれぞれ１８０度位相が
遅れた３つのパルスＣＰa2〜ＣＰc2を生成する。
【０００５】それぞれが１２０度の位相差を有する３つ
のパルス幅化正弦波ＣＰa1〜ＣＰc1はバッファ、ホトカ
プラおよびドライバを介してインバータ回路を形成する
上側アームのスイッチング素子ＳＷa1〜ＳＷc1をオン・
オフ制御する。また、このパルス幅化正弦波ＣＰa1〜Ｃ
Ｐc1に対してそれぞれ１８０度位相が遅れたパルスＣＰ
a2〜ＣＰc2は、同様に、下側アームのスイッチング素子
ＳＷa2〜ＳＷc2c2をオン・オフ制御する。そこで、この
インバータ回路の出力端子Ｖao、Ｖbo、Ｖcoには３相の
パルス幅化正弦波電圧が出力され、モータＭに正弦波近
似の負荷電流が流れる。
のパルス幅化正弦波ＣＰa1〜ＣＰc1はバッファ、ホトカ
プラおよびドライバを介してインバータ回路を形成する
上側アームのスイッチング素子ＳＷa1〜ＳＷc1をオン・
オフ制御する。また、このパルス幅化正弦波ＣＰa1〜Ｃ
Ｐc1に対してそれぞれ１８０度位相が遅れたパルスＣＰ
a2〜ＣＰc2は、同様に、下側アームのスイッチング素子
ＳＷa2〜ＳＷc2c2をオン・オフ制御する。そこで、この
インバータ回路の出力端子Ｖao、Ｖbo、Ｖcoには３相の
パルス幅化正弦波電圧が出力され、モータＭに正弦波近
似の負荷電流が流れる。
【０００６】さて、絶縁金属基板を使用する混成集積回
路装置では、絶縁金属基板とその基板上に形成される配
線（以下、導電路と称する）間に比較的大きな静電容量
が形成され、この充電電荷により入力条件が変化してス
イッチング損失が増加する。次に、図４を参照して上記
した混成集積回路装置の動作をさらに説明する。
路装置では、絶縁金属基板とその基板上に形成される配
線（以下、導電路と称する）間に比較的大きな静電容量
が形成され、この充電電荷により入力条件が変化してス
イッチング損失が増加する。次に、図４を参照して上記
した混成集積回路装置の動作をさらに説明する。
【０００７】図４に示すタイミングｔ1においては、下
側アームのスイッチング素子ＳＷa2のためのパルス幅化
正弦波ＣＰa2が”Ｈ”であって、スイッチング素子ＳＷ
a2がオンしている。そこで、タイミングｔ1 においては
ａ相出力端子Ｖaoの電位は略ＧＮＤ電位であり、その導
電路Ｌa3の寄生容量Ｃasおよび容量Ｃa2に略ＧＮＤ電位
が充電されている。
側アームのスイッチング素子ＳＷa2のためのパルス幅化
正弦波ＣＰa2が”Ｈ”であって、スイッチング素子ＳＷ
a2がオンしている。そこで、タイミングｔ1 においては
ａ相出力端子Ｖaoの電位は略ＧＮＤ電位であり、その導
電路Ｌa3の寄生容量Ｃasおよび容量Ｃa2に略ＧＮＤ電位
が充電されている。
【０００８】下側アームのスイッチング素子ＳＷa2がオ
フした後のタイミングｔ2において、上側アームのスイ
ッチング素子ＳＷa1のためのパルス幅化正弦波ＣＰa1が
立ち上がり、上側アームのスイッチング素子ＳＷa1がオ
ンするとａ相出力端子Ｖaoの電位が略＋Ｖccとなる。そ
して、それに伴って、インピーダンスが低い導電路Ｌa3
の電位が直ちに上昇し、インピーダンスが高い導電路Ｌ
a2の電位がやや遅れて上昇する。従って、先に提案した
混成集積回路装置では、パルス幅化正弦波ＣＰa1が立ち
上がった直後に導電路Ｌa3の電位と導電路Ｌa2の電位が
逆転して、図４のＣＰ”に示すような波形となり、Ｓ
Ｗ”に示すようなスイッチング素子ＳＷa1のチャタリン
グ現象が発生する。
フした後のタイミングｔ2において、上側アームのスイ
ッチング素子ＳＷa1のためのパルス幅化正弦波ＣＰa1が
立ち上がり、上側アームのスイッチング素子ＳＷa1がオ
ンするとａ相出力端子Ｖaoの電位が略＋Ｖccとなる。そ
して、それに伴って、インピーダンスが低い導電路Ｌa3
の電位が直ちに上昇し、インピーダンスが高い導電路Ｌ
a2の電位がやや遅れて上昇する。従って、先に提案した
混成集積回路装置では、パルス幅化正弦波ＣＰa1が立ち
上がった直後に導電路Ｌa3の電位と導電路Ｌa2の電位が
逆転して、図４のＣＰ”に示すような波形となり、Ｓ
Ｗ”に示すようなスイッチング素子ＳＷa1のチャタリン
グ現象が発生する。
【０００９】続いて、タイミングｔ3において、上側ア
ームのスイッチング素子ＳＷa1のためのパルス幅化正弦
波ＣＰa1が立ち下がり、上側アームのスイッチング素子
ＳＷa1がオフするとａ相出力端子Ｖoaの電位が略ＧＮＤ
電位となる。そして、それに伴って、インピーダンスが
低い導電路Ｌa3の電位が直ちに降下し、インピーダンス
が高い導電路Ｌa2の電位がやや遅れて降下する。このと
き、先に提案した混成集積回路装置は、ＮＰＮトランジ
スタＱa1のベースに接続された容量Ｃa1に略＋Ｖccの電
位が充電されているため、このＮＰＮトランジスタＱa1
がオンして導電路Ｌa2の電位を強制的に導電路Ｌa3の電
位にし、スイッチング素子ＳＷa1のチャタリング現象を
防止する。上記した混成集積回路装置は平成２年特許願
第４１８３０３号に詳細に開示されている。
ームのスイッチング素子ＳＷa1のためのパルス幅化正弦
波ＣＰa1が立ち下がり、上側アームのスイッチング素子
ＳＷa1がオフするとａ相出力端子Ｖoaの電位が略ＧＮＤ
電位となる。そして、それに伴って、インピーダンスが
低い導電路Ｌa3の電位が直ちに降下し、インピーダンス
が高い導電路Ｌa2の電位がやや遅れて降下する。このと
き、先に提案した混成集積回路装置は、ＮＰＮトランジ
スタＱa1のベースに接続された容量Ｃa1に略＋Ｖccの電
位が充電されているため、このＮＰＮトランジスタＱa1
がオンして導電路Ｌa2の電位を強制的に導電路Ｌa3の電
位にし、スイッチング素子ＳＷa1のチャタリング現象を
防止する。上記した混成集積回路装置は平成２年特許願
第４１８３０３号に詳細に開示されている。
【００１０】
【発明が解決しようとする課題】先に提案した混成集積
回路装置はターンオフ時のスイッチング損失が比較的に
大きいことに着目してなされたものであり、ターンオフ
時のスイッチング素子のチャタリングを防止できるもの
の、ターンオン時のスイッチング素子のチャタリングを
防止できないためスイッチング損失の低減効果が充分で
はない問題を有している。
回路装置はターンオフ時のスイッチング損失が比較的に
大きいことに着目してなされたものであり、ターンオフ
時のスイッチング素子のチャタリングを防止できるもの
の、ターンオン時のスイッチング素子のチャタリングを
防止できないためスイッチング損失の低減効果が充分で
はない問題を有している。
【００１１】
【課題を解決するための手段】本発明は、スイッチング
素子の制御電極を制御するドライバの入力信号線とドラ
イバの電源にトランジスタの被制御電極を接続し、この
トランジスタの制御電極に容量を接続したことを特徴と
する。
素子の制御電極を制御するドライバの入力信号線とドラ
イバの電源にトランジスタの被制御電極を接続し、この
トランジスタの制御電極に容量を接続したことを特徴と
する。
【００１２】
【作用】ドライバの入力信号線とドライバの正極性の電
源間に接続したトランジスタによりドライバの入力信号
線の寄生容量の同期強制充電が行われ、ドライバの入力
信号線とドライバの負極性の電源間に接続したトランジ
スタによりドライバの入力信号線の寄生容量の同期強制
放電が行われるため、スイッチング素子のスイッチング
損失が極限まで低減される。
源間に接続したトランジスタによりドライバの入力信号
線の寄生容量の同期強制充電が行われ、ドライバの入力
信号線とドライバの負極性の電源間に接続したトランジ
スタによりドライバの入力信号線の寄生容量の同期強制
放電が行われるため、スイッチング素子のスイッチング
損失が極限まで低減される。
【００１３】
【実施例】一部重複するが、図１乃至図３を参照して本
発明の一実施例を説明する。図１は実施例の等価回路図
である。同図に示されるように、本実施例ではインバー
タ回路とその制御回路がそれぞれ別の絶縁金属基板(10)
(20)に形成される。第１の絶縁金属基板(10)にはインバ
ータ回路の負荷となるモータＭの回転速度等のデータＤ
inおよび過電流・過電圧検出信号に基づいてインバータ
制御信号を生成する制御回路(12)、この制御回路(12)の
出力バッファ(14)等がチップ形状で実装され、第２の絶
縁金属基板(20)にはインバータ回路を形成するスイッチ
ング素子ＳＷa1、ＳＷa2〜ＳＷc1、ＳＷc2、このスイッ
チング素子ＳＷa1、ＳＷa2〜ＳＷc1、ＳＷc2をオン・オ
フ制御するドライバＤＶa1、ＤＶa2〜ＤＶc1、ＤＶc2、
ＰＮＰトランジスタＱa1〜Ｑc1およびＮＰＮトランジス
タＱa2〜Ｑc2（ａ相回路のみに符号を付す）、慣流ダイ
オードＤa1、Ｄa2〜Ｄc1、Ｄc2、過電流・過電圧検出回
路（図示しない）等がチップ形状で実装される。これら
第１および第２の絶縁金属基板(10)(20)は定められた絶
縁距離を隔てて樹脂製のケースに一体化され、その制御
回路とインバータ回路の信号線はホトカプラＰＣ1〜Ｐ
Ｃnにより結合される。
発明の一実施例を説明する。図１は実施例の等価回路図
である。同図に示されるように、本実施例ではインバー
タ回路とその制御回路がそれぞれ別の絶縁金属基板(10)
(20)に形成される。第１の絶縁金属基板(10)にはインバ
ータ回路の負荷となるモータＭの回転速度等のデータＤ
inおよび過電流・過電圧検出信号に基づいてインバータ
制御信号を生成する制御回路(12)、この制御回路(12)の
出力バッファ(14)等がチップ形状で実装され、第２の絶
縁金属基板(20)にはインバータ回路を形成するスイッチ
ング素子ＳＷa1、ＳＷa2〜ＳＷc1、ＳＷc2、このスイッ
チング素子ＳＷa1、ＳＷa2〜ＳＷc1、ＳＷc2をオン・オ
フ制御するドライバＤＶa1、ＤＶa2〜ＤＶc1、ＤＶc2、
ＰＮＰトランジスタＱa1〜Ｑc1およびＮＰＮトランジス
タＱa2〜Ｑc2（ａ相回路のみに符号を付す）、慣流ダイ
オードＤa1、Ｄa2〜Ｄc1、Ｄc2、過電流・過電圧検出回
路（図示しない）等がチップ形状で実装される。これら
第１および第２の絶縁金属基板(10)(20)は定められた絶
縁距離を隔てて樹脂製のケースに一体化され、その制御
回路とインバータ回路の信号線はホトカプラＰＣ1〜Ｐ
Ｃnにより結合される。
【００１４】モノリシック集積回路化されたドライバＤ
Ｖa1、ＤＶa2〜ＤＶc1、ＤＶc2はスイッチング素子の被
制御電極間電圧より得られる電源で動作する。また、Ｐ
ＮＰトランジスタＱa1〜Ｑc1およびＮＰＮトランジスタ
Ｑa2〜Ｑc2のそれぞれのエミッタはその対の電源に接続
され、そのベースは容量Ｃa1、Ｃa2〜Ｃc1、Ｃc2（図は
ａ相回路のみを示す）に接続され、さらにコレクタは各
ドライバの入力に接続されている。
Ｖa1、ＤＶa2〜ＤＶc1、ＤＶc2はスイッチング素子の被
制御電極間電圧より得られる電源で動作する。また、Ｐ
ＮＰトランジスタＱa1〜Ｑc1およびＮＰＮトランジスタ
Ｑa2〜Ｑc2のそれぞれのエミッタはその対の電源に接続
され、そのベースは容量Ｃa1、Ｃa2〜Ｃc1、Ｃc2（図は
ａ相回路のみを示す）に接続され、さらにコレクタは各
ドライバの入力に接続されている。
【００１５】マイクロコンピュータ等により構成される
制御回路はＤinとして入力される回転速度を設定する信
号に応じた周波数であって、それぞれ１２０度の位相差
を有する３つのパルス幅化正弦波ＣＰa1〜ＣＰc1とこの
パルス幅化正弦波ＣＰa1〜ＣＰc1に対してそれぞれ１８
０度位相が遅れた３つのパルスＣＰa2〜ＣＰc2を生成す
る。
制御回路はＤinとして入力される回転速度を設定する信
号に応じた周波数であって、それぞれ１２０度の位相差
を有する３つのパルス幅化正弦波ＣＰa1〜ＣＰc1とこの
パルス幅化正弦波ＣＰa1〜ＣＰc1に対してそれぞれ１８
０度位相が遅れた３つのパルスＣＰa2〜ＣＰc2を生成す
る。
【００１６】それぞれが１２０度の位相差を有する３つ
のパルス幅化正弦波ＣＰa1〜ＣＰc1はバッファ(14)、ホ
トカプラＰＣ1〜ＰＣnおよびドライバＤＶa1〜ＤＶc1を
介してインバータ回路を形成する上側アームのスイッチ
ング素子の制御電極に入力されて、これらをオン・オフ
制御する。また、このパルス幅化正弦波ＣＰa1〜ＣＰc1
に対してそれぞれ１８０度位相が遅れたパルスＣＰa2〜
ＣＰc2は、同様に、下側アームのスイッチング素子ＳＷ
a2〜ＳＷc2をオン・オフ制御する。そこで、このインバ
ータ回路の出力端子Ｖoa〜Ｖocに３相のパルス幅化正弦
波電圧が出力される結果、モータＭに正弦波近似の負荷
電流が流れて、モータＭの回転数制御が行われる。
のパルス幅化正弦波ＣＰa1〜ＣＰc1はバッファ(14)、ホ
トカプラＰＣ1〜ＰＣnおよびドライバＤＶa1〜ＤＶc1を
介してインバータ回路を形成する上側アームのスイッチ
ング素子の制御電極に入力されて、これらをオン・オフ
制御する。また、このパルス幅化正弦波ＣＰa1〜ＣＰc1
に対してそれぞれ１８０度位相が遅れたパルスＣＰa2〜
ＣＰc2は、同様に、下側アームのスイッチング素子ＳＷ
a2〜ＳＷc2をオン・オフ制御する。そこで、このインバ
ータ回路の出力端子Ｖoa〜Ｖocに３相のパルス幅化正弦
波電圧が出力される結果、モータＭに正弦波近似の負荷
電流が流れて、モータＭの回転数制御が行われる。
【００１７】図２は実施例の要部平面図であり、図３は
そのＡ−Ａ線断面図である。これら図を参照すると、本
発明の混成集積回路装置の回路基板(30)には表面を陽極
酸化（酸化膜を符号32で示す）した略２ｍｍ厚のアルミ
ニウムが使用される。そして、この集積回路基板(30)の
一主面に例えば接着性を有する熱硬化性の絶縁樹脂と略
３５μｍ厚の銅箔からなるクラッド材をホットプレス
し、この銅箔をホトエッチングする等して導電路(36)、
パッド(38)、容量Ｃa1、Ｃa2〜Ｃc1、Ｃc2のための略
０．８〜１．０ｍｍ平方のサイズのランド(40)(42)等が
形成される。なお、前記熱硬化性の絶縁樹脂はホットプ
レス後略３５μｍ厚の絶縁層(34)となる。
そのＡ−Ａ線断面図である。これら図を参照すると、本
発明の混成集積回路装置の回路基板(30)には表面を陽極
酸化（酸化膜を符号32で示す）した略２ｍｍ厚のアルミ
ニウムが使用される。そして、この集積回路基板(30)の
一主面に例えば接着性を有する熱硬化性の絶縁樹脂と略
３５μｍ厚の銅箔からなるクラッド材をホットプレス
し、この銅箔をホトエッチングする等して導電路(36)、
パッド(38)、容量Ｃa1、Ｃa2〜Ｃc1、Ｃc2のための略
０．８〜１．０ｍｍ平方のサイズのランド(40)(42)等が
形成される。なお、前記熱硬化性の絶縁樹脂はホットプ
レス後略３５μｍ厚の絶縁層(34)となる。
【００１８】次に、図１および図４を参照して実施例の
動作を説明する。なお、ａ、ｂ、ｃ各相の動作は類似す
るのでａ相の動作のみを説明する。図４に示すタイミン
グｔ1においては、下側アームのスイッチング素子ＳＷa
2のためのパルス幅化正弦波ＣＰa2が”Ｈ”であって、
スイッチング素子ＳＷa2がオンしている。そこで、タイ
ミングｔ1 においてはａ相出力端子Ｖoaの電位は略ＧＮ
Ｄ電位であり、その導電路Ｌa3の寄生容量Ｃasおよび容
量Ｃa1、Ｃa2に略ＧＮＤ電位が充電されている。
動作を説明する。なお、ａ、ｂ、ｃ各相の動作は類似す
るのでａ相の動作のみを説明する。図４に示すタイミン
グｔ1においては、下側アームのスイッチング素子ＳＷa
2のためのパルス幅化正弦波ＣＰa2が”Ｈ”であって、
スイッチング素子ＳＷa2がオンしている。そこで、タイ
ミングｔ1 においてはａ相出力端子Ｖoaの電位は略ＧＮ
Ｄ電位であり、その導電路Ｌa3の寄生容量Ｃasおよび容
量Ｃa1、Ｃa2に略ＧＮＤ電位が充電されている。
【００１９】下側アームのスイッチング素子ＳＷa2がオ
フした後のタイミングｔ2において、上側アームのスイ
ッチング素子ＳＷa1のためのパルス幅化正弦波ＣＰa1が
立ち上がり、上側アームのスイッチング素子ＳＷa1がオ
ンするとａ相出力端子Ｖoaの電位が略＋Ｖccとなる。そ
して、それに伴って、インピーダンスが低い導電路Ｌa
1、Ｌa3の電位が直ちに上昇し、インピーダンスが高い
導電路Ｌa2の電位がやや遅れて上昇する。従って、従来
の混成集積回路装置では、パルス幅化正弦波ＣＰa1が立
ち上がった直後に導電路Ｌa3の電位と導電路Ｌa2の電位
が逆転して、スイッチング素子ＳＷa1のチャタリング現
象が発生することは先に述べた通りである。
フした後のタイミングｔ2において、上側アームのスイ
ッチング素子ＳＷa1のためのパルス幅化正弦波ＣＰa1が
立ち上がり、上側アームのスイッチング素子ＳＷa1がオ
ンするとａ相出力端子Ｖoaの電位が略＋Ｖccとなる。そ
して、それに伴って、インピーダンスが低い導電路Ｌa
1、Ｌa3の電位が直ちに上昇し、インピーダンスが高い
導電路Ｌa2の電位がやや遅れて上昇する。従って、従来
の混成集積回路装置では、パルス幅化正弦波ＣＰa1が立
ち上がった直後に導電路Ｌa3の電位と導電路Ｌa2の電位
が逆転して、スイッチング素子ＳＷa1のチャタリング現
象が発生することは先に述べた通りである。
【００２０】これに対して本発明の混成集積回路装置
は、上側アームのスイッチング素子ＳＷa1〜ＳＷc1のド
ライバＤＶa1〜ＤＶc1の入力導電路Ｌa2〜Ｌc2にＰＮＰ
トランジスタＱa1〜Ｑc1が接続され、さらにこのタイミ
ングにおいて、例えばＰＮＰトランジスタＱa1のベース
に接続された容量Ｃa1に略ＧＮＤ電位が充電されている
ため、このＰＮＰトランジスタＱa1がオンして、導電路
Ｌa2の電位を強制的に導電路Ｌa1と同電位とすることが
でき、ドライバＤＶa1〜ＤＶc1の入力導電路Ｌa2〜Ｌc2
の電位をドライバのスレショールドＶth 以上に保持で
きるためスイッチング素子ＳＷa1のターンオン時のチャ
タリングが防止される（図４の波形ＣＰ参照）。
は、上側アームのスイッチング素子ＳＷa1〜ＳＷc1のド
ライバＤＶa1〜ＤＶc1の入力導電路Ｌa2〜Ｌc2にＰＮＰ
トランジスタＱa1〜Ｑc1が接続され、さらにこのタイミ
ングにおいて、例えばＰＮＰトランジスタＱa1のベース
に接続された容量Ｃa1に略ＧＮＤ電位が充電されている
ため、このＰＮＰトランジスタＱa1がオンして、導電路
Ｌa2の電位を強制的に導電路Ｌa1と同電位とすることが
でき、ドライバＤＶa1〜ＤＶc1の入力導電路Ｌa2〜Ｌc2
の電位をドライバのスレショールドＶth 以上に保持で
きるためスイッチング素子ＳＷa1のターンオン時のチャ
タリングが防止される（図４の波形ＣＰ参照）。
【００２１】続いて、タイミングｔ3において、上側ア
ームのスイッチング素子ＳＷa1のためのパルス幅化正弦
波ＣＰa1が立ち下がり、上側アームのスイッチング素子
ＳＷa1がオフするとａ相出力端子Ｖoaの電位が略ＧＮＤ
電位となる。そして、それに伴って、インピーダンスが
低い導電路Ｌa1、Ｌa3の電位が直ちに降下し、インピー
ダンスが高い導電路Ｌa2の電位がやや遅れて降下する。
このとき、本発明の混成集積回路装置は、ＮＰＮトラン
ジスタＱa2のベースに接続された容量Ｃa2にこのタイミ
ングにおいて略＋ＶccＫ電位が充電されているため、こ
のＰＮＰトランジスタＱa1がオンして、導電路Ｌa2の電
位を強制的に導電路Ｌa1の電位として、スイッチング素
子ＳＷa1のチャタリングが防止される。以上、インバー
タ用の混成集積回路装置を例として本発明を説明した
が、本発明は、基準電位が変動するドライバを備える回
路装置一般に適用可能である。
ームのスイッチング素子ＳＷa1のためのパルス幅化正弦
波ＣＰa1が立ち下がり、上側アームのスイッチング素子
ＳＷa1がオフするとａ相出力端子Ｖoaの電位が略ＧＮＤ
電位となる。そして、それに伴って、インピーダンスが
低い導電路Ｌa1、Ｌa3の電位が直ちに降下し、インピー
ダンスが高い導電路Ｌa2の電位がやや遅れて降下する。
このとき、本発明の混成集積回路装置は、ＮＰＮトラン
ジスタＱa2のベースに接続された容量Ｃa2にこのタイミ
ングにおいて略＋ＶccＫ電位が充電されているため、こ
のＰＮＰトランジスタＱa1がオンして、導電路Ｌa2の電
位を強制的に導電路Ｌa1の電位として、スイッチング素
子ＳＷa1のチャタリングが防止される。以上、インバー
タ用の混成集積回路装置を例として本発明を説明した
が、本発明は、基準電位が変動するドライバを備える回
路装置一般に適用可能である。
【００２２】
【発明の効果】以上述べたように本発明によれば、ドラ
イバの入力信号線とドライバの正極性の電源間に接続し
たトランジスタによりドライバの入力信号線の寄生容量
の同期強制充電を行うためスイッチング素子の徒なオン
・オフ動作が防止され、スイッチング損失が極限まで低
減される
イバの入力信号線とドライバの正極性の電源間に接続し
たトランジスタによりドライバの入力信号線の寄生容量
の同期強制充電を行うためスイッチング素子の徒なオン
・オフ動作が防止され、スイッチング損失が極限まで低
減される
【図１】本発明の一実施例の等価回路図。
【図２】本発明の一実施例の要部平面図。
【図３】図２のＡ−Ａ線断面図。
【図４】実施例の動作波形図。
【図５】従来例の等価回路図。
１０ 絶縁金属基板 １２ 制御回路 １４ 出力バッファ ２０ 絶縁金属基板
Claims (5)
- 【請求項１】 少なくとも直列接続されるスイッチング
素子とそれぞれのスイッチング素子の制御電極を制御す
るドライバとを備える絶縁金属基板を使用する混成集積
回路装置において、 前記ドライバの入力信号線とドライバの電源にトランジ
スタの被制御電極を接続し、このトランジスタの制御電
極に容量を接続したことを特徴とする混成集積回路装
置。 - 【請求項２】 前記容量を銅箔回路パターンにより形成
したことを特徴とする請求項１の混成集積回路装置。 - 【請求項３】 ドライバの入力信号線とドライバの正極
性の電源間に、ドライバの入力信号線の強制充電のため
のトランジスタを接続したこを特徴とする請求項１の混
成集積回路装置。 - 【請求項４】 ドライバの入力信号線とドライバの正お
よび負極性の電源間に、それぞれドライバの入力信号線
を強制充放電するためのトランジスタを接続したこを特
徴とする請求項１の混成集積回路装置。 - 【請求項５】 前記トランジスタをドライバの入力の直
近に設けたことを特徴とする請求項１の混成集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27868091A JP2609962B2 (ja) | 1991-09-30 | 1991-09-30 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27868091A JP2609962B2 (ja) | 1991-09-30 | 1991-09-30 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175417A true JPH05175417A (ja) | 1993-07-13 |
| JP2609962B2 JP2609962B2 (ja) | 1997-05-14 |
Family
ID=17600676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27868091A Expired - Fee Related JP2609962B2 (ja) | 1991-09-30 | 1991-09-30 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2609962B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418165B1 (ko) * | 1999-06-09 | 2004-02-11 | 산요덴키가부시키가이샤 | 혼성 집적 회로 장치 |
-
1991
- 1991-09-30 JP JP27868091A patent/JP2609962B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418165B1 (ko) * | 1999-06-09 | 2004-02-11 | 산요덴키가부시키가이샤 | 혼성 집적 회로 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2609962B2 (ja) | 1997-05-14 |
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Legal Events
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