JP4142909B2 - インバータ用ゲート駆動信号生成器 - Google Patents
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Description
【発明の属する技術分野】
本発明はインバータのゲート駆動信号のデッドタイム生成に関し，とくにコンデンサの容量バラツキが時定数バラツキの原因となっていたのを排除し，ゲート駆動信号生成器の性能と信頼性を向上させる技術に関する。
【０００１】
【従来の技術】
図３に従来の三相インバータの主回路図を示し，図４にゲート駆動信号波形図を示し，図５に従来のデッドタイム生成回路（一相分）を示す。これら三つの図によって本発明に関連した公知の技術について説明する。１は三相インバータ回路で，直流電源２の電力を三相交流に変換する。３は交流出力端子でありＵ相，Ｖ相，ｗ相のそれぞれの負荷が接続される。Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６はサイリスタ，トランジスタ等の半導体スイッチング素子である。上アーム１７を半導体スイッチング素子Ｔ１，Ｔ２，Ｔ３で形成し，下のアーム１８を半導体スイッチング素子Ｔ４，Ｔ５，Ｔ６で形成している。該半導体スイッチング素子Ｔ１，Ｔ２，Ｔ３には逆方向並列にダイオード１１，１２，１３が接続され，半導体スイッチング素子Ｔ４，Ｔ５，Ｔ６には逆方向並列にダイオード１４，１５，１６が接続されていて，ゲート駆動信号回路４の出力端子４１，４２，４３，４４，４５，４６からゲート駆動信号を各半導体スイッチング素子Ｔ１〜Ｔ６のゲートが順次受けて各スイッチング素子が順次オン，オフを繰り返す。この１秒間当たりの繰り返し回数が交流出力の周波数である。インバータには出力電圧を調整するために交流出力電圧を検出する電圧検出手段ＶＤが接続され，内蔵している基準電圧と比較しフィードバックして与え，絶えず一定の交流出力電圧を負荷に供給する機能を持たせるインバータが一般的に造られている。デッドタイム生成回路５については以下に説明する。
【０００２】
デッドタイムの技術に関して説明する。図４にゲート駆動信号の電圧波形を縦軸に，時間軸を横軸として示した。ゲート駆動信号電圧がプラス側の時はインバータ主回路の上アーム１７のスイッチング素子をオンにさせ，マイナス側の時はインバータ主回路の下アーム１８のスイッチング素子をオンにさせ，交互にオン，オフさせるので例えばスイッチング素子Ｔ１とＴ４が同時にオンにならない様にｔ１，ｔ２の時間だけゲート駆動信号にゼロボルトの時間ｔ１，ｔ２を設けている，このｔ１，ｔ２の時間のことをデッドタイムと呼んでいる。デッドタイムが無いときは上下アーム１７，１８の直列接続されたスイッチング素子，例えばＴ１とＴ４が同時にオンして直流入力側が短絡することがあるので必ずｔ１，ｔ２時間だけ遅らせている。インバータ出力の波形歪を小さくする目的でｔ１とｔ２の時間が出来るだけ同じ時間になるよう揃えたいので，デッドタイムのバラツキを抑えることが技術的に課題となっていた。
【０００３】
従来のデッドタイム生成回路５を図５に示す。インバータ出力電圧を調整するために交流出力電圧を検出する電圧検出手段ＶＤが接続され，さらにデッドタイム生成回路５のエラーアンプＥＡに接続されてインバータ出力電圧調整のために作用する。エラーアンプＥＡとキャリア波生成回路ＣＲＷとの出力を絶縁型電圧増幅器ＩＡに接続し，反転器６，７で極性を反転して出力８，９へそれぞれ接続してＲＣの積の値で決まる時定数（時間遅れ）を用いてシュミットトリガー８１，８２で立ち上がるスタート時刻を遅らせたパルス信号を生成して，それぞれデッドタイム生成出力端子Ｓ１１，Ｓ１２（一相分を図示）から図３のゲート駆動回路４へ供給していた。図５の回路全体は，図３のデッドタイム生成回路５の枠内にある一相分に相当する。図５の回路では基準時間を得る手段として各コンデンサＣと各抵抗Ｒの特性をばらつかないように選定して，容量値（ファラッド数）と抵抗値（オーム数）の積で決まる時定数（時間遅れ）を選定していたが，一般のコンデンサは容量値の精度が定格容量の１２０乃至１５０％程度にバラツキを含んで造られている。使用する各コンデンサの容量を定格の＋１０％以内に揃えるには多くのコンデンサの中から選び出す作業が必要であり，選定コストが高くなる欠点があった。図５は一相分のデッドタイム生成回路で，三相インバータではこの三倍に相当する６個のコンデンサの容量と直列抵抗の値を揃える必要がある為に時定数変動の精度をやむを得ず妥協していた。直列抵抗器を接続したダイオードＤ１，Ｄ２は各コンデンサＣに充電された蓄積電気量を各サイクル毎に放電してゼロボルト近傍までコンデンサの電圧を低下させる回路である。このようにして各サイクル毎にゼロボルトからコンデンサが固有の時定数で充電され時間遅れを生成していた。図５のデッドタイム生成回路は３相分を一枚のプリント配線板に実装されて，部品点数が多くなり接続部分を含めて信頼性低下の原因を内在していた。抵抗器ＲとコンデンサとＣとの接続線の抵抗値が時定数のバラツキ原因にもなっていたので，接続配線にも長さバラツキの無いように管理して製作する必要があった。
【０００４】
【発明が解決しようとする課題】
インバータ用ゲート駆動信号生成器に於いて，デッドタイム生成回路の時間基準をつくり出す各コンデンサ容量のバラツキが問題である。製造工程での部品点数を抑え信頼性を向上させ，コンデンサ電気定数を揃え選別する工数を削減し，安価に精度の高いデッドタイム生成器を提供することが本発明の目的であって，個別部品のコンデンサが温度変化と共にその容量が変化する温度ドリフトと称する特性が時定数のバラツキ原因であった。多くのコンデンサの各容量値を揃え，温度ドリフトによる各コンデンサ容量のバラツキを少なくし，直列抵抗Ｒで電流値を規制する替わりに定電流値の精度向上でデッドタイム確定のバラツキを小さくし，接続部を含む信頼性向上と，製作コストの安価な構成を創出することが課題であった。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、複数のコンデンサを同一の半導体チップの表面に同じ製作条件で形成し、時定数を決定づけるもう１つの条件である同一電流値の生成をカレントミラー回路で形成した。三相インバータに対しては、理想に近い揃った電気特性のコンデンサ６個に対して、精度よく６分割した電流を各コンデンサに通電すれば、時定数が揃うことに着目した。請求項１に関しては、上アームと下アームを形成する各スイッチング素子を交互にオン・オフさせるゲート駆動回路と、前記上アームと前記下アームの各スイッチング素子が同時にオンしないようデッドタイムを生成するデッドタイム生成回路とから構成された直流電源の電力を交流に変換するインバータの駆動信号生成器において、前記デッドタイム生成回路は入力電流を等しい値に分割して出力する各出力トランジスタを有するカレントミラー回路と前記分割された電流によって定電流充電される各コンデンサとを有し、前記各コンデンサが、同一半導体チップ表面の周辺部位に同一なサイズおよび製造条件で同時に同一工程で形成されるとともに、前記各コンデンサの一方の電極が前記カレントミラー回路の前記各出力トランジスタの出力導体を共有した導体で形成されたコンデンサであることを特徴とするインバータ用駆動信号生成器とした。
【０００８】
【発明の実施の形態】
本発明の根拠となる電流値の正しい分割，配分の理論は，カレントミラー回路として公知である。
【０００９】
この事実を基にして本発明による実施の形態を説明する。図１は本発明による一実施形態を説明する回路説明図である。図２（イ）は本発明による一実施形態を説明する半導体チップ表面配置図で，図２（ロ）はその部分拡大図である。Ｖｃｃはカレントミラー回路ＣＭの電源端子，カレントミラー回路ＣＭの出力導体ＣＣ１〜ＣＣ６には該カレントミラー回路の機能として６対１に正しく分割された電流がそれぞれ取り出せる。故に該出力電流が等しい容量のコンデンサＣ１〜Ｃ６に定電流充電をしていくから，等しい値の時間遅れがコンデンサＣ１〜Ｃ６の充電電圧上昇特性として得られる。コンデンサＣ１〜Ｃ６に対して並列接続されたスイッチ用トランジスタＳ１〜Ｓ６がオフ時にはコンデンサが充電されオン時にはゼロボルトまで放電する。この原理をデッドタイム生成手段として活用できるように構成した。スイッチ用トランジスタＳ１〜Ｓ６のオン，オフ動作は電圧検出手段ＤＡの誤差増幅結果をエラーアンプＥＡからの入力とし，加えてキャリヤ波生成回路ＣＲＷの高周波を入力として絶縁型電圧増幅器ＩＡの出力信号によってオン，オフ指令を受ける。
【００１０】
コンデンサＣ１〜Ｃ６を同一のシリコン半導体チップに酸化膜絶縁層を介した対向電極構造で形成したり，ｐｎ接合型コンデンサをシリコン半導体チップに作り付ける事は公知であるが，上記のカレントミラー回路ＣＭの出力導体ＣＣ１〜ＣＣ６にコンデンサＣ１〜Ｃ６を作り付ける事によって大幅に製造工程や調整工程が単純化され，コンデンサの接続配線長さのバラツキが抑えられた。
【００１１】
図２に示すように，上記コンデンサを形成する工程では，コンデンサ電極サイズや酸化絶縁膜厚さは，全てのコンデンサを同時に同一工程で形成したので均一なサイズ，均一な電気特性のコンデンサが容易に得られた。例えば，チップサイズ１０ｍｍ角のシリコン半導体チップにＣ１〜Ｃ６のコンデンサ６個を同一サイズで形成した。コンデンサＣ１〜Ｃ６の対向電極の一つはシリコンチップ基板でアース側電位として形成し，その上面に酸化物絶縁層を形成した後に，もう一方の電極導体ＣＴ１〜ＣＴ６を該酸化物絶縁層の上に形成しコンデンサの機能を形成した。該電極導体ＣＴ１は図２（ロ）に示すように出力トランジスタＱ１１の出力導体ＣＣ１と共有させ，スイッチトランジスタＳ１のコレクタ導体ＣＳ１とも共有させた。Ｓ１１はデッドタイム生成出力端子でチップの周辺部位に引き出された。同様にコンデンサＣ２の電極導体ＣＴ２は出力トランジスタＱ１２の出力導体ＣＣ２と共有させ，スイッチトランジスタＳ２のコレクタ導体ＣＳ２とも共有させた。以下コンデンサＣ６迄同様に最短の長さで接続がされて，接続配線長さに起因する電気抵抗値の条件が揃うようにした。
【００１２】
各コンデンサの容量を揃える手段として，図２（イ）に示すようにシリコン半導体チップＳの表面の周辺部位に８個のコンデンサ配置用スペースｃを準備し，ここに１個ずつ形成した各コンデンサの容量をチェックしてバラツキの大きい２個のコンデンサを使わない様にして，残る６個のコンデンサを使うようにした。図１のトランジスタＱ１〜Ｑ６，Ｑ１１〜Ｑ１６及びＳ１〜Ｓ６の合計１８個（三相の場合）のトランジスタを半導体チップの中央部位のトランジスタ配置スペースＴに接続配線共に形成する。デッドタイム生成回路に電流値を規制する為の外付抵抗器Ｒｏを接続する端子ＲＣを設ける。Ｖｃｃはカレントミラー回路ＣＭの電源端子である。ＣＨの枠の中に示す構成がサイズ１０ｍｍ角の同一シリコン半導体チップに集積回路として形成された。
【００１３】
以上の実施例によれば，デッドタイム生成回路機能として必要な寸法は１０ｍｍ角であり，該回路において電流値設定用に用いた外付抵抗器の取付スペースがプリント基板に２０ｍｍ角の寸法で必要である。以上の機能を実現する為の従来の技術では，略６０ｍｍ角のプリント配線板への部品実装を必要としていた。信頼性の面では，３相インバータ用として６回路の時定数確定用のコンデンサと抵抗器との接続配線をしていたので部品と接続個所との総合信頼性を低下させる要因となっていたが，本実施例では１つのチップの中に集積回路として形成し，電気特性設定用の外付抵抗器の調整で，従来の６回路の調整に替えることができたので総合信頼性が大幅に向上した。本発明による実施例では，電気特性の時定数を三相分揃える調整工数を含めて製作工数は従来のプリント基板に形成する場合と比べて略６分の１と単純化されて量産に有効である。
【００１４】
【発明の効果】
本発明によれば，精度が高いデッドタイムのゲート信号生成器が提供でき，電気特性調整工数を含む製作工数は従来のプリント基板に形成する場合と比較して略６分の１となったので製作コスト引き下げに寄与した。部品点数，材料の削減と製造エネルギーの削減による地球環境保護と省資源に寄与した工業的価値は大きい。
【図面の簡単な説明】
【図１】本発明による一実施形態を示すデッドタイム生成回路図。
【図２】本発明による一実施形態を示す半導体チップ表面配置図。
【図３】従来の三相インバータ主回路図。
【図４】デッドタイムを説明する為のゲート駆動信号波形図。
【図５】従来のデッドタイム生成回路図。
【符号の説明】
１ 三相インバータ
２ 直流電源
３ 交流出力端子
４ ゲート駆動回路
５ デッドタイム生成回路
６ 反転器
７ 反転器
８，９ 出力
１１〜１６ ダイオード
１７ 上アーム
１８ 下アーム
４１〜４６ ゲート駆動回路の出力端子
７１ 反転器
８１，８２ シュミットトリガー
Ｃ コンデンサ
Ｃ１〜Ｃ６ コンデンサ
ｃ コンデンサ配置スペース
ＣＣ１〜ＣＣ６ カレントミラー出力導体
ＣＨ 同一半導体チップに形成される構成
ＣＭ カレントミラー回路
ＣＲＷ キャリア波生成回路
ＣＳ１〜ＣＳ６ スイッチ用トランジスタのコレクタ導体
ＣＴ１〜ＣＴ６ コンデンサの一方の電極導体
Ｄ１，Ｄ２ ダイオード
ＥＡ エラーアンプ
ＩＡ 絶縁型電圧増幅器
Ｑ１〜Ｑ６ 入力トランジスタ
Ｑ１１〜Ｑ１６ 出力トランジスタ
Ｒ 抵抗器
Ｒｏ 外付抵抗器
ＲＣ 端子
Ｓ１〜Ｓ６ スイッチ用トランジスタ
Ｓ１１〜Ｓ１６ デッドタイム生成出力端子
Ｓ 半導体チップ
Ｔ トランジスタ配置スペース
Ｔ１〜Ｔ６ 半導体スイッチング素子
ｔ１，ｔ２ デッドタイム
Ｖｃｃ カレントミラー回路の電源端子
ＶＤ 電圧検出手段
本発明はインバータのゲート駆動信号のデッドタイム生成に関し，とくにコンデンサの容量バラツキが時定数バラツキの原因となっていたのを排除し，ゲート駆動信号生成器の性能と信頼性を向上させる技術に関する。
【０００１】
【従来の技術】
図３に従来の三相インバータの主回路図を示し，図４にゲート駆動信号波形図を示し，図５に従来のデッドタイム生成回路（一相分）を示す。これら三つの図によって本発明に関連した公知の技術について説明する。１は三相インバータ回路で，直流電源２の電力を三相交流に変換する。３は交流出力端子でありＵ相，Ｖ相，ｗ相のそれぞれの負荷が接続される。Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６はサイリスタ，トランジスタ等の半導体スイッチング素子である。上アーム１７を半導体スイッチング素子Ｔ１，Ｔ２，Ｔ３で形成し，下のアーム１８を半導体スイッチング素子Ｔ４，Ｔ５，Ｔ６で形成している。該半導体スイッチング素子Ｔ１，Ｔ２，Ｔ３には逆方向並列にダイオード１１，１２，１３が接続され，半導体スイッチング素子Ｔ４，Ｔ５，Ｔ６には逆方向並列にダイオード１４，１５，１６が接続されていて，ゲート駆動信号回路４の出力端子４１，４２，４３，４４，４５，４６からゲート駆動信号を各半導体スイッチング素子Ｔ１〜Ｔ６のゲートが順次受けて各スイッチング素子が順次オン，オフを繰り返す。この１秒間当たりの繰り返し回数が交流出力の周波数である。インバータには出力電圧を調整するために交流出力電圧を検出する電圧検出手段ＶＤが接続され，内蔵している基準電圧と比較しフィードバックして与え，絶えず一定の交流出力電圧を負荷に供給する機能を持たせるインバータが一般的に造られている。デッドタイム生成回路５については以下に説明する。
【０００２】
デッドタイムの技術に関して説明する。図４にゲート駆動信号の電圧波形を縦軸に，時間軸を横軸として示した。ゲート駆動信号電圧がプラス側の時はインバータ主回路の上アーム１７のスイッチング素子をオンにさせ，マイナス側の時はインバータ主回路の下アーム１８のスイッチング素子をオンにさせ，交互にオン，オフさせるので例えばスイッチング素子Ｔ１とＴ４が同時にオンにならない様にｔ１，ｔ２の時間だけゲート駆動信号にゼロボルトの時間ｔ１，ｔ２を設けている，このｔ１，ｔ２の時間のことをデッドタイムと呼んでいる。デッドタイムが無いときは上下アーム１７，１８の直列接続されたスイッチング素子，例えばＴ１とＴ４が同時にオンして直流入力側が短絡することがあるので必ずｔ１，ｔ２時間だけ遅らせている。インバータ出力の波形歪を小さくする目的でｔ１とｔ２の時間が出来るだけ同じ時間になるよう揃えたいので，デッドタイムのバラツキを抑えることが技術的に課題となっていた。
【０００３】
従来のデッドタイム生成回路５を図５に示す。インバータ出力電圧を調整するために交流出力電圧を検出する電圧検出手段ＶＤが接続され，さらにデッドタイム生成回路５のエラーアンプＥＡに接続されてインバータ出力電圧調整のために作用する。エラーアンプＥＡとキャリア波生成回路ＣＲＷとの出力を絶縁型電圧増幅器ＩＡに接続し，反転器６，７で極性を反転して出力８，９へそれぞれ接続してＲＣの積の値で決まる時定数（時間遅れ）を用いてシュミットトリガー８１，８２で立ち上がるスタート時刻を遅らせたパルス信号を生成して，それぞれデッドタイム生成出力端子Ｓ１１，Ｓ１２（一相分を図示）から図３のゲート駆動回路４へ供給していた。図５の回路全体は，図３のデッドタイム生成回路５の枠内にある一相分に相当する。図５の回路では基準時間を得る手段として各コンデンサＣと各抵抗Ｒの特性をばらつかないように選定して，容量値（ファラッド数）と抵抗値（オーム数）の積で決まる時定数（時間遅れ）を選定していたが，一般のコンデンサは容量値の精度が定格容量の１２０乃至１５０％程度にバラツキを含んで造られている。使用する各コンデンサの容量を定格の＋１０％以内に揃えるには多くのコンデンサの中から選び出す作業が必要であり，選定コストが高くなる欠点があった。図５は一相分のデッドタイム生成回路で，三相インバータではこの三倍に相当する６個のコンデンサの容量と直列抵抗の値を揃える必要がある為に時定数変動の精度をやむを得ず妥協していた。直列抵抗器を接続したダイオードＤ１，Ｄ２は各コンデンサＣに充電された蓄積電気量を各サイクル毎に放電してゼロボルト近傍までコンデンサの電圧を低下させる回路である。このようにして各サイクル毎にゼロボルトからコンデンサが固有の時定数で充電され時間遅れを生成していた。図５のデッドタイム生成回路は３相分を一枚のプリント配線板に実装されて，部品点数が多くなり接続部分を含めて信頼性低下の原因を内在していた。抵抗器ＲとコンデンサとＣとの接続線の抵抗値が時定数のバラツキ原因にもなっていたので，接続配線にも長さバラツキの無いように管理して製作する必要があった。
【０００４】
【発明が解決しようとする課題】
インバータ用ゲート駆動信号生成器に於いて，デッドタイム生成回路の時間基準をつくり出す各コンデンサ容量のバラツキが問題である。製造工程での部品点数を抑え信頼性を向上させ，コンデンサ電気定数を揃え選別する工数を削減し，安価に精度の高いデッドタイム生成器を提供することが本発明の目的であって，個別部品のコンデンサが温度変化と共にその容量が変化する温度ドリフトと称する特性が時定数のバラツキ原因であった。多くのコンデンサの各容量値を揃え，温度ドリフトによる各コンデンサ容量のバラツキを少なくし，直列抵抗Ｒで電流値を規制する替わりに定電流値の精度向上でデッドタイム確定のバラツキを小さくし，接続部を含む信頼性向上と，製作コストの安価な構成を創出することが課題であった。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、複数のコンデンサを同一の半導体チップの表面に同じ製作条件で形成し、時定数を決定づけるもう１つの条件である同一電流値の生成をカレントミラー回路で形成した。三相インバータに対しては、理想に近い揃った電気特性のコンデンサ６個に対して、精度よく６分割した電流を各コンデンサに通電すれば、時定数が揃うことに着目した。請求項１に関しては、上アームと下アームを形成する各スイッチング素子を交互にオン・オフさせるゲート駆動回路と、前記上アームと前記下アームの各スイッチング素子が同時にオンしないようデッドタイムを生成するデッドタイム生成回路とから構成された直流電源の電力を交流に変換するインバータの駆動信号生成器において、前記デッドタイム生成回路は入力電流を等しい値に分割して出力する各出力トランジスタを有するカレントミラー回路と前記分割された電流によって定電流充電される各コンデンサとを有し、前記各コンデンサが、同一半導体チップ表面の周辺部位に同一なサイズおよび製造条件で同時に同一工程で形成されるとともに、前記各コンデンサの一方の電極が前記カレントミラー回路の前記各出力トランジスタの出力導体を共有した導体で形成されたコンデンサであることを特徴とするインバータ用駆動信号生成器とした。
【０００８】
【発明の実施の形態】
本発明の根拠となる電流値の正しい分割，配分の理論は，カレントミラー回路として公知である。
【０００９】
この事実を基にして本発明による実施の形態を説明する。図１は本発明による一実施形態を説明する回路説明図である。図２（イ）は本発明による一実施形態を説明する半導体チップ表面配置図で，図２（ロ）はその部分拡大図である。Ｖｃｃはカレントミラー回路ＣＭの電源端子，カレントミラー回路ＣＭの出力導体ＣＣ１〜ＣＣ６には該カレントミラー回路の機能として６対１に正しく分割された電流がそれぞれ取り出せる。故に該出力電流が等しい容量のコンデンサＣ１〜Ｃ６に定電流充電をしていくから，等しい値の時間遅れがコンデンサＣ１〜Ｃ６の充電電圧上昇特性として得られる。コンデンサＣ１〜Ｃ６に対して並列接続されたスイッチ用トランジスタＳ１〜Ｓ６がオフ時にはコンデンサが充電されオン時にはゼロボルトまで放電する。この原理をデッドタイム生成手段として活用できるように構成した。スイッチ用トランジスタＳ１〜Ｓ６のオン，オフ動作は電圧検出手段ＤＡの誤差増幅結果をエラーアンプＥＡからの入力とし，加えてキャリヤ波生成回路ＣＲＷの高周波を入力として絶縁型電圧増幅器ＩＡの出力信号によってオン，オフ指令を受ける。
【００１０】
コンデンサＣ１〜Ｃ６を同一のシリコン半導体チップに酸化膜絶縁層を介した対向電極構造で形成したり，ｐｎ接合型コンデンサをシリコン半導体チップに作り付ける事は公知であるが，上記のカレントミラー回路ＣＭの出力導体ＣＣ１〜ＣＣ６にコンデンサＣ１〜Ｃ６を作り付ける事によって大幅に製造工程や調整工程が単純化され，コンデンサの接続配線長さのバラツキが抑えられた。
【００１１】
図２に示すように，上記コンデンサを形成する工程では，コンデンサ電極サイズや酸化絶縁膜厚さは，全てのコンデンサを同時に同一工程で形成したので均一なサイズ，均一な電気特性のコンデンサが容易に得られた。例えば，チップサイズ１０ｍｍ角のシリコン半導体チップにＣ１〜Ｃ６のコンデンサ６個を同一サイズで形成した。コンデンサＣ１〜Ｃ６の対向電極の一つはシリコンチップ基板でアース側電位として形成し，その上面に酸化物絶縁層を形成した後に，もう一方の電極導体ＣＴ１〜ＣＴ６を該酸化物絶縁層の上に形成しコンデンサの機能を形成した。該電極導体ＣＴ１は図２（ロ）に示すように出力トランジスタＱ１１の出力導体ＣＣ１と共有させ，スイッチトランジスタＳ１のコレクタ導体ＣＳ１とも共有させた。Ｓ１１はデッドタイム生成出力端子でチップの周辺部位に引き出された。同様にコンデンサＣ２の電極導体ＣＴ２は出力トランジスタＱ１２の出力導体ＣＣ２と共有させ，スイッチトランジスタＳ２のコレクタ導体ＣＳ２とも共有させた。以下コンデンサＣ６迄同様に最短の長さで接続がされて，接続配線長さに起因する電気抵抗値の条件が揃うようにした。
【００１２】
各コンデンサの容量を揃える手段として，図２（イ）に示すようにシリコン半導体チップＳの表面の周辺部位に８個のコンデンサ配置用スペースｃを準備し，ここに１個ずつ形成した各コンデンサの容量をチェックしてバラツキの大きい２個のコンデンサを使わない様にして，残る６個のコンデンサを使うようにした。図１のトランジスタＱ１〜Ｑ６，Ｑ１１〜Ｑ１６及びＳ１〜Ｓ６の合計１８個（三相の場合）のトランジスタを半導体チップの中央部位のトランジスタ配置スペースＴに接続配線共に形成する。デッドタイム生成回路に電流値を規制する為の外付抵抗器Ｒｏを接続する端子ＲＣを設ける。Ｖｃｃはカレントミラー回路ＣＭの電源端子である。ＣＨの枠の中に示す構成がサイズ１０ｍｍ角の同一シリコン半導体チップに集積回路として形成された。
【００１３】
以上の実施例によれば，デッドタイム生成回路機能として必要な寸法は１０ｍｍ角であり，該回路において電流値設定用に用いた外付抵抗器の取付スペースがプリント基板に２０ｍｍ角の寸法で必要である。以上の機能を実現する為の従来の技術では，略６０ｍｍ角のプリント配線板への部品実装を必要としていた。信頼性の面では，３相インバータ用として６回路の時定数確定用のコンデンサと抵抗器との接続配線をしていたので部品と接続個所との総合信頼性を低下させる要因となっていたが，本実施例では１つのチップの中に集積回路として形成し，電気特性設定用の外付抵抗器の調整で，従来の６回路の調整に替えることができたので総合信頼性が大幅に向上した。本発明による実施例では，電気特性の時定数を三相分揃える調整工数を含めて製作工数は従来のプリント基板に形成する場合と比べて略６分の１と単純化されて量産に有効である。
【００１４】
【発明の効果】
本発明によれば，精度が高いデッドタイムのゲート信号生成器が提供でき，電気特性調整工数を含む製作工数は従来のプリント基板に形成する場合と比較して略６分の１となったので製作コスト引き下げに寄与した。部品点数，材料の削減と製造エネルギーの削減による地球環境保護と省資源に寄与した工業的価値は大きい。
【図面の簡単な説明】
【図１】本発明による一実施形態を示すデッドタイム生成回路図。
【図２】本発明による一実施形態を示す半導体チップ表面配置図。
【図３】従来の三相インバータ主回路図。
【図４】デッドタイムを説明する為のゲート駆動信号波形図。
【図５】従来のデッドタイム生成回路図。
【符号の説明】
１ 三相インバータ
２ 直流電源
３ 交流出力端子
４ ゲート駆動回路
５ デッドタイム生成回路
６ 反転器
７ 反転器
８，９ 出力
１１〜１６ ダイオード
１７ 上アーム
１８ 下アーム
４１〜４６ ゲート駆動回路の出力端子
７１ 反転器
８１，８２ シュミットトリガー
Ｃ コンデンサ
Ｃ１〜Ｃ６ コンデンサ
ｃ コンデンサ配置スペース
ＣＣ１〜ＣＣ６ カレントミラー出力導体
ＣＨ 同一半導体チップに形成される構成
ＣＭ カレントミラー回路
ＣＲＷ キャリア波生成回路
ＣＳ１〜ＣＳ６ スイッチ用トランジスタのコレクタ導体
ＣＴ１〜ＣＴ６ コンデンサの一方の電極導体
Ｄ１，Ｄ２ ダイオード
ＥＡ エラーアンプ
ＩＡ 絶縁型電圧増幅器
Ｑ１〜Ｑ６ 入力トランジスタ
Ｑ１１〜Ｑ１６ 出力トランジスタ
Ｒ 抵抗器
Ｒｏ 外付抵抗器
ＲＣ 端子
Ｓ１〜Ｓ６ スイッチ用トランジスタ
Ｓ１１〜Ｓ１６ デッドタイム生成出力端子
Ｓ 半導体チップ
Ｔ トランジスタ配置スペース
Ｔ１〜Ｔ６ 半導体スイッチング素子
ｔ１，ｔ２ デッドタイム
Ｖｃｃ カレントミラー回路の電源端子
ＶＤ 電圧検出手段
Claims (1)
- 上アームと下アームを形成する各スイッチング素子を交互にオン・オフさせるゲート駆動回路と、前記上アームと前記下アームの各スイッチング素子が同時にオンしないようデッドタイムを生成するデッドタイム生成回路とから構成された直流電源の電力を交流に変換するインバータの駆動信号生成器において、前記デッドタイム生成回路が入力電流を等しい値に分割して出力する各出力トランジスタを有するカレントミラー回路と前記分割された電流によって定電流充電される各コンデンサとを有し、前記各コンデンサが、同一半導体チップ表面の周辺部位に同一なサイズおよび製造条件で同時に同一工程で形成されるとともに、前記各コンデンサの一方の電極が前記カレントミラー回路の前記各出力トランジスタの出力導体を共有した導体で形成されたコンデンサであることを特徴とするインバータ用駆動信号生成器。
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