JPH05173935A - Data transfer method - Google Patents
Data transfer methodInfo
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- JPH05173935A JPH05173935A JP3341085A JP34108591A JPH05173935A JP H05173935 A JPH05173935 A JP H05173935A JP 3341085 A JP3341085 A JP 3341085A JP 34108591 A JP34108591 A JP 34108591A JP H05173935 A JPH05173935 A JP H05173935A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数の中央演算処理装
置（以下、「ＣＰＵ」という）を使用するデータ転送方
法に関するもので、特にＣＰＵのメモリ領域中にあるデ
ータを他のＣＰＵのメモリ領域中のある部分へ転送する
データ転送方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer method using a plurality of central processing units (hereinafter referred to as "CPUs"), and particularly to storing data in a memory area of a CPU in a memory of another CPU. The present invention relates to a data transfer method for transferring to a certain part in an area.
【０００２】[0002]
【従来の技術】従来より、特開平２−１５３２４８号公
報に示されるように、内燃機関の電子制御装置におい
て、複数のＣＰＵ間あるいはＣＰＵとメモリ間で多バイ
ト長にわたるデータを一度に転送し、プログラムによら
ず受信側メモリに直接書き込むダイレクト・メモリ・ア
クセス・チャネル手段（以下「ＤＭＡ」という）が開示
されている。2. Description of the Related Art Conventionally, as disclosed in Japanese Patent Laid-Open No. 2-153248, in an electronic control unit for an internal combustion engine, data having a multibyte length is transferred at a time between a plurality of CPUs or between a CPU and a memory, A direct memory access channel means (hereinafter referred to as "DMA") for directly writing to a receiving side memory without a program is disclosed.
【０００３】[0003]
【発明が解決しようとする課題】ところが、前記データ
の転送方法においては、ＣＰＵのプログラムによらずデ
−タの転送を行っているため、発信側メモリから受信側
メモリにデ−タを転送している最中にＣＰＵがメモリ
（受信側メモリ）に記憶されているデ−タを読み込んで
しまう恐れがある。すなわち、例えばデ−タ全体がＮバ
イトであるデ−タのうち、前半のｎバイトまでが今回の
デ−タの転送により更新されたデ−タであり、後半のＮ
−ｎバイトが未だ更新されていないデ−タについて、こ
のデータを１つのデ−タとしてＣＰＵが読み込んでしま
うという不具合が発生してしまうというものである。However, in the above data transfer method, since data is transferred regardless of the program of the CPU, the data is transferred from the sending side memory to the receiving side memory. The CPU may read the data stored in the memory (reception side memory) during the operation. That is, for example, of the data in which the entire data is N bytes, up to n bytes in the first half are the data updated by the transfer of the current data, and N in the latter half.
With respect to data in which -n bytes have not been updated, the CPU reads this data as one data, which causes a problem.
【０００４】そこで、このような不具合を解決するため
に転送するデ−タの前後のアドレスにＤＭＡによる転送
の開始と終了とを示すデ−タを書き込み、ＣＰＵがこの
デ−タを読み込むことによりＤＭＡによるデ−タ転送を
実行している期間、ＣＰＵがメモリに記憶されているデ
−タを読み込まないようにするという方法が提案されて
いる。Therefore, in order to solve such a problem, data indicating the start and end of the transfer by DMA is written in the addresses before and after the data to be transferred, and the CPU reads this data. It has been proposed to prevent the CPU from reading the data stored in the memory while the DMA data transfer is being executed.
【０００５】しかしながら、ＤＭＡを用いて一度に多量
のデ−タを転送するような場合、前述したような方法で
はＤＭＡによるデ−タ転送を実行している期間、ＣＰＵ
がメモリに記憶されているデ−タを全く読み込むことが
できないため、この期間ＣＰＵでの演算処理が長時間待
たされてしまうという問題が生じる。そこで、本発明は
上記問題を解決するためになされたものであり、その目
的とするところは、ＣＰＵでの演算処理を長時間待たす
ことなく、ＤＭＡを用いて多バイト長にわたるデ−タを
確実に転送することにある。However, in the case where a large amount of data is transferred at one time by using the DMA, the CPU as described above is used during the period in which the data transfer by the DMA is being executed.
However, since the data stored in the memory cannot be read at all, there arises a problem that the arithmetic processing in the CPU is delayed for a long time during this period. Therefore, the present invention has been made in order to solve the above problems, and an object of the present invention is to obtain data over a multi-byte length by using DMA without waiting for a long time for arithmetic processing in a CPU. It is to transfer reliably.
【０００６】[0006]
【課題を解決するための手段】前記目的を達成するため
の本発明によるデータ転送方法は、複数の中央演算処理
装置間または中央演算処理装置とメモリ間でデータを転
送する通信方法において、全転送データのうち所定の長
さを超える一部のデ−タの前後のアドレスにその転送デ
ータの始まりと終わりを示すデータを書き込み、書き込
み途中のデータの使用を禁止することを特徴とする。A data transfer method according to the present invention for achieving the above object is a communication method for transferring data between a plurality of central processing units or between a central processing unit and a memory. It is characterized in that data indicating the beginning and end of the transfer data is written to addresses before and after a part of the data exceeding a predetermined length, and the use of the data being written is prohibited.
【０００７】[0007]
【作用】複数のＣＰＵ間あるいは複数のメモリとＣＰＵ
間でデータ転送を行なう場合、全転送データのうち、例
えば、受信側メモリへ同時に書き込み可能なバイト長の
データは加工することなくその状態に保持する。そし
て、受信側メモリへ同時に書き込み可能なバイト長を超
えるバイト長のデータは、そのデータの始まりと終わり
に転送データの始まりと終わりであることを示すデータ
を書き込む。これにより、一つのデータについて、書き
換え途中の未更新部分を含むデータであるか否かを判別
し、書き換え途中の未更新部分を含むデータについて
は、その使用を禁止し、更新終了のデータのみを転送す
る。[Operation] Between a plurality of CPUs or a plurality of memories and CPUs
When data transfer is performed between data, for example, of all the transfer data, for example, data of a byte length that can be simultaneously written in the reception side memory is held in that state without being processed. Then, for data having a byte length exceeding the byte length that can be simultaneously written to the reception side memory, data indicating the beginning and end of the transfer data is written at the beginning and end of the data. In this way, it is determined whether or not one piece of data is data that includes an unupdated part that is being rewritten, and the use of data that includes an unupdated part that is being rewritten is prohibited and only the data that has been updated is Forward.
【０００８】[0008]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明を内燃機関の電子制御装置に適用した実施
例を以下に示す。図２に示すように、内燃機関への燃料
供給制御を司る第１のＣＰＵ１と、燃焼室に供給される
混合気の点火時期制御を司る第２のＣＰＵ２とが電子制
御装置（ＥＣＵ）３内に備えられている。Embodiments of the present invention will be described below with reference to the drawings. An embodiment in which the present invention is applied to an electronic control unit for an internal combustion engine will be described below. As shown in FIG. 2, a first CPU 1 that controls the fuel supply to the internal combustion engine and a second CPU 2 that controls the ignition timing control of the air-fuel mixture supplied to the combustion chamber are inside an electronic control unit (ECU) 3. Is equipped with.
【０００９】第１のＣＰＵ１には、この第１のＣＰＵ１
で実行される各種演算プログラムおよび燃料噴射量（燃
料噴射弁の開弁時間を演算するのに用いられる各種テー
ブル）等を記憶するリードオンリーメモリ（以下、ＲＯ
Ｍという）４、演算結果を一時的に記憶するランダムア
クセスメモリ（以下、ＲＡＭという）５が備えられてい
る。The first CPU 1 is the first CPU 1
Read-only memory (hereinafter referred to as "RO") for storing various calculation programs executed in the above and fuel injection amount (various tables used for calculating the valve opening time of the fuel injection valve) and the like.
A random access memory (hereinafter, referred to as RAM) 5 for temporarily storing a calculation result is provided.
【００１０】第２のＣＰＵ２には、第１のＣＰＵ１に内
蔵されるＲＯＭ４およびＲＡＭ５と同様の機能を有する
ＲＯＭ６およびＲＡＭ７が備えられている。ＥＣＵ３の
入力側には、内燃機関のカム軸が３６０°回転する毎に
特定気筒の圧縮工程上死点前の所定角度位置で第１の気
筒判別信号（Ｇ１）を出力する第１の気筒判別センサ１
０と、前記気筒判別信号に対してクランク軸に対して３
６０°（３６０°ＣＡ）ずれた位置で第２の気筒判別信
号（Ｇ２）を出力する第２の気筒判別センサ１１、およ
びクランク軸が３０°回転するごとに１パルスの信号
（ＮＥ）を出力する回転センサ１２が接続されている。
第１の気筒判別信号（Ｇ１）、第２の気筒判別信号（Ｇ
２）および回転数信号（ＮＥ）は、図１に示すように、
ＥＣＵ３の内部で波形整形回路１５に入力された後、第
１のＣＰＵ１と第２のＣＰＵ２に入力される。The second CPU 2 is provided with ROM 6 and RAM 7 having the same functions as the ROM 4 and RAM 5 built in the first CPU 1. The first cylinder discrimination signal (G1) is output to the input side of the ECU 3 for outputting a first cylinder discrimination signal (G1) at a predetermined angular position before the top dead center of the compression stroke of the specific cylinder every time the camshaft of the internal combustion engine rotates 360 °. Sensor 1
0 and 3 for the crankshaft with respect to the cylinder discrimination signal
A second cylinder discrimination sensor 11 that outputs a second cylinder discrimination signal (G2) at a position shifted by 60 ° (360 ° CA) and a 1-pulse signal (NE) each time the crankshaft rotates 30 ° The rotation sensor 12 is connected.
The first cylinder discrimination signal (G1) and the second cylinder discrimination signal (G
2) and the rotation speed signal (NE), as shown in FIG.
After being input to the waveform shaping circuit 15 inside the ECU 3, it is input to the first CPU 1 and the second CPU 2.
【００１１】ＥＣＵ３への他の入力として、スロットル
弁が全閉状態であることを示す信号（ＩＤＬ）を出力す
るアイドルスイッチ１６、自動変速機のシフト位置がニ
ュートラルであることを示す信号（ＮＳＷ）を出力する
ニュートラルスイッチ１７、スタータが通電状態である
ことを示す信号（ＳＴＡ）を出力するスタータスイッチ
１８等のスイッチ類が接続され、ＥＣＵ３内部の入力回
路２０を通してレベル交換され、第１のＣＰＵ１と第２
のＣＰＵ２の双方へ入力される。As other inputs to the ECU 3, an idle switch 16 for outputting a signal (IDL) indicating that the throttle valve is fully closed, and a signal (NSW) indicating that the shift position of the automatic transmission is neutral. Switches such as a neutral switch 17 for outputting a starter signal and a starter switch 18 for outputting a signal (STA) indicating that the starter is in an energized state are connected, and the levels are exchanged through an input circuit 20 inside the ECU 3, and the first CPU 1 and Second
It is input to both of the CPU2.
【００１２】さらにＥＣＵ３の入力として、内燃機関の
吸入空気量を電圧に変換して出力するエアフローメータ
２２、内燃機関の冷却水温を抵抗値として出力する水温
センサ２３、内燃機関の吸気温度を抵抗値として出力す
る吸気温センサ２４、スロットル開度を抵抗値として出
力するスロットルセンサ２５、電源電圧をモニタするた
めにバッテリ２６が接続されている。Further, as an input of the ECU 3, an air flow meter 22 for converting the intake air amount of the internal combustion engine into a voltage and outputting it, a water temperature sensor 23 for outputting the cooling water temperature of the internal combustion engine as a resistance value, and an intake air temperature of the internal combustion engine as a resistance value. Is connected to the intake air temperature sensor 24, the throttle sensor 25 that outputs the throttle opening as a resistance value, and the battery 26 to monitor the power supply voltage.
【００１３】これらの入力のうち、水温信号、吸気温信
号、バッテリ信号については第１ＡＤ変換器２７に入力
され、第１のＣＰＵ１に対してのみデータを転送する。
吸入空気量信号（ＡＦＭ）、スロットル開度信号につい
ては第１のＡＤ変換器２７および第２のＡＤ変換器２８
に入力され、第１のＡＤ変換器２７から第１のＣＰＵ１
へ、第２のＡＤ変換器２８から第２のＣＰＵ２へデータ
を転送する。Of these inputs, the water temperature signal, the intake air temperature signal, and the battery signal are input to the first AD converter 27, and data is transferred only to the first CPU 1.
Regarding the intake air amount signal (AFM) and the throttle opening signal, the first AD converter 27 and the second AD converter 28 are used.
To the first CPU 1 from the first AD converter 27.
To the second CPU 2 from the second AD converter 28.
【００１４】第１のＣＰＵ１、第２のＣＰＵ２間の通信
手段として、ＣＰＵ１とＣＰＵ２は以下の５本のライン
により接続される。すなわち、ＣＰＵ１からＣＰＵ２
へデータを出力するためのＳＯＵＴ、ＣＰＵ２からＣ
ＰＵ１へデータを送るためのＳＩＮ、データの同期を
取るための同期信号をＣＰＵ１からＣＰＵ２へ送るため
のＣＬＫ、ＣＰＵ２が受信可能状態であることを示す
信号を送るためのＣＴＳ、ＣＰＵ１が受信可能状態で
あることを示す信号を送るためのＲＴＳの各ラインであ
る。As a communication means between the first CPU 1 and the second CPU 2, the CPU 1 and the CPU 2 are connected by the following five lines. That is, CPU1 to CPU2
To output data to SOUT, CPU2 to C
SIN for sending data to PU1, CLK for sending a synchronization signal from CPU1 to CPU2 for synchronizing data, CTS for sending a signal indicating that CPU2 is ready to receive, CPU1 ready to receive It is each line of the RTS for sending a signal indicating that.
【００１５】第１のＣＰＵ１がプログラムによりデータ
送信可能な状態となっているとき、第２のＣＰＵ２が受
信可能であることがＣＴＳによって第１のＣＰＵ１に伝
えられると、第１のＣＰＵ１からは、第１のＣＰＵ１内
のあらかじめ定められたＲＡＭアドレスから始まるメモ
リの内容を、あらかじめ定められたデータ長だけＳＯＵ
Ｔを通じて、ＣＬＫに同期した形で出力する。第２のＣ
ＰＵ２では、このデータを、あらかじめ定められた第２
のＣＰＵ２内のＲＡＭ領域に書き込む。When the CTS informs the first CPU 1 that the second CPU 2 is ready to receive data while the first CPU 1 is in a data transmittable state by the program, the first CPU 1 sends The contents of the memory starting from a predetermined RAM address in the first CPU 1 are SOU for a predetermined data length.
Through T, output is synchronized with CLK. Second C
In PU2, this data is transferred to the second
Write to the RAM area in the CPU 2 of
【００１６】ここで、第１のＣＰＵ１におけるＲＡＭか
らＳＯＵＴへの出力および第２のＣＰＵ２におけるＲＡ
Ｍへの書き込みは、各ＣＰＵ内のプログラムの介在なし
に、各ＣＰＵに備えられたＤＭＡコントローラによって
ハード的に行われる。第２のＣＰＵ２から第１のＣＰＵ
１へのデータ転送も、第１のＣＰＵ１から第２のＣＰＵ
２の場合と同様な手段により行われる。Here, the output from the RAM to SOUT in the first CPU 1 and RA in the second CPU 2
Writing to M is performed by hardware by a DMA controller provided in each CPU without the intervention of a program in each CPU. Second CPU 2 to first CPU
Data transfer to the first CPU also from the first CPU1 to the second CPU
It is performed by the same means as in the case of 2.
【００１７】図３および図４に送信側の処理および受信
側の処理におけるフローチャートを示す。図５にはメモ
リ内の転送領域の状態を示す。いま、ＤＭＡの受信側に
て所定のＲＡＭアドレスに一度にデータを書き込めるバ
イト長を２バイト、それを超える精度を要求されるデー
タＤのバイト長を３（＝ｎ）バイトとする。この場合、
データＤ′は上位１バイト（ｄ1 ′）と下位２バイト
（ｄ2 ′、ｄ3 ′）または、上位２バイト（ｄ1 ′、ｄ
2 ′）と下位１バイト（ｄ3 ′）で書き込みタイミング
がずれて読み込んだとき、真のデータと異なる値をとる
可能性がある。そこで、本実施例ではＤＭＡにより転送
されるデ−タのうち、前述したように一度に書き込める
バイト長を超える精度が要求されるデ−タ（デ−タ
Ｄ’）の前後にのみ書き込み中であることを示すデ−タ
Ｃ1 ’およびデ−タＣ2 ’を設ける。これにより、前述
したようにデ−タの書き込みタイミングがずれているこ
とにより真のデ−タと異なるデ−タをＣＰＵ１、ＣＰＵ
２が読み込んでしまうことを防止することができる。一
方、上記デ−タとは異なり高精度のデ−タが要求され
ず、一度に書き込み可能なデ−タの場合にはこのような
不具合が生じないので、書き込み中であることを示すデ
−タを設けない。これにより、この間は自由にＣＰＵ１
およびＣＰＵ２が各ＲＡＭ内のデ−タを自由に読み込む
ことができ、演算処理が待たされる時間を大幅に短縮す
ることができる。ここで、一度に書き込めるバイト長を
超える精度を必要とするデ−タは、例えば吸入空気量、
スロットル開度の検出結果を示すデ−タ等であり、これ
らのデータの必要とされる精度（バイト長）は予め決定
されている。3 and 4 show flowcharts of the processing on the transmitting side and the processing on the receiving side. FIG. 5 shows the state of the transfer area in the memory. Now, assume that the byte length at which data can be written in a predetermined RAM address at one time on the receiving side of the DMA is 2 bytes, and the byte length of the data D required to exceed the accuracy is 3 (= n) bytes. in this case,
The data D'includes the upper 1 byte (d 1 ′) and the lower 2 bytes (d 2 ′, d 3 ′) or the upper 2 bytes (d 1 ′, d).
2 ′) and the lower 1 byte (d 3 ′) are read at different write timings, there is a possibility that they will take different values from the true data. Therefore, in the present embodiment, among the data transferred by the DMA, as described above, only before and after the data (data D ') that requires accuracy exceeding the byte length that can be written at one time is being written. Data C 1 ′ and data C 2 ′ indicating that there is are provided. As a result, the data different from the true data is stored in the CPU 1 and the CPU 1 due to the shift of the data write timing as described above.
2 can be prevented from being read. On the other hand, unlike the above-mentioned data, high-precision data is not required, and in the case of data that can be written at one time, such a problem does not occur. Therefore, it is indicated that writing is in progress. No data is provided. As a result, during this period, the CPU 1 is free
Further, the CPU 2 can freely read the data in each RAM, and the time for waiting the arithmetic processing can be greatly shortened. Here, the data that requires accuracy exceeding the byte length that can be written at one time is, for example, the intake air amount,
It is data showing the detection result of the throttle opening, and the required accuracy (byte length) of these data is determined in advance.
【００１８】次に、以上述べたようなデ−タＤ’を転送
する際の送信側の処理および受信側の処理について説明
する。送信側の処理では、図３に示すように、常にＣ1
←０（＝Ｋ1 ）、Ｃ2 ←０（＝Ｋ2 ）としている（ステ
ップ１００）。ただし、Ｋ1 、Ｋ2 は任意の定数であ
る。ここで、転送が行なわれれば、受信側においてもＣ
1 ′＝０、Ｃ2 ′＝０となる。受信側の処理では、図４
に示すように、ステップ２４０で、Ｃ1 ′←１（＝Ｋ
1 ′）、Ｃ2 ′←１（＝Ｋ2 ′）としているため、Ｃ
1 ′、ｄ1 ′ｄ2 ′、ｄ3 ′、Ｃ2 ′への転送が行なわ
れないときには、Ｃ1 ′≠０（＝Ｋ1 ）、Ｃ2′≠０
（＝Ｋ2 ）となる。Ｋ1 ′、Ｋ2 ′は、Ｋ1 ′≠Ｋ1 、
Ｋ2 ′≠Ｋ2 の任意の定数である。Next, the processing on the transmitting side and the processing on the receiving side when transferring the data D'as described above will be explained. In the processing on the transmission side, as shown in FIG. 3, always C 1
← 0 (= K 1 ) and C 2 ← 0 (= K 2 ) (step 100). However, K 1 and K 2 are arbitrary constants. Here, if the transfer is performed, the C
A 1 '= 0, C 2' = 0. In the processing on the receiving side,
As shown in, in step 240, C 1 ′ ← 1 (= K
1 ′), C 2 ′ ← 1 (= K 2 ′), so C
C 1 ′ ≠ 0 (= K 1 ), C 2 ′ ≠ 0 when the transfer to 1 ′, d 1 ′ d 2 ′, d 3 ′, C 2 ′ is not performed.
(= K 2 ). K 1 ′ and K 2 ′ are K 1 ′ ≠ K 1 ,
It is an arbitrary constant of K 2 ′ ≠ K 2 .
【００１９】受信側にてデータＤ′を使用する場合、ま
ずｄ1 ′、ｄ2 ′、ｄ3 ′を読み込んだ後（ステップ２
００）、Ｃ1 ′を０（＝Ｋ1 ）と比較する（ステップ２
１０）。ここでＣ1 ′≠０（＝Ｋ1 ）と判断されれば
（ステップ２１０）、ｄ1 ′〜ｄ3 ′への書き込みがま
だ行なわれていないので、このとき読み込んだＤ′をそ
のまま使用しても良い。Ｃ1 ′＝０（＝Ｋ1 ）と判断さ
れれば（ステップ２１０）、既にｄ1 ′〜ｄ3 ′への書
き込みが始まっているため、次に、Ｃ2 ′と０（＝Ｋ
2 ）とを比較し（ステップ２２０）、Ｃ2 ′≠０（＝Ｋ
2 ）と判断されれば、まだ書き込み中であるのでＣ2 ′
＝０（＝Ｋ2 ）となるまで待つ。Ｃ2 ′＝０（＝Ｋ2 ）
と判断されれば、ｄ1 ′〜ｄ3 ′への書き込みを終了し
ているので、その後ｄ1 ′〜ｄ3 ′の読み込みを行い
（ステップ２３０）、その値を使用する。さらに、Ｃ
1 ′、Ｃ2 ′については、Ｃ1 ′←１（≠Ｋ1 ′）、Ｃ
2 ′←１（≠Ｋ2 ′）としておく（ステップ２４０）。
これは、次回ｄ1 ′、ｄ2 ′、ｄ3′を読み込む時にも
上記処理を可能とするためである。[0019] 'When using, first, d 1' data D at the receiving side, d 2 ', d 3' after reading (Step 2
00), C 1 ′ is compared with 0 (= K 1 ) (step 2)
10). If it is determined that C 1 ′ ≠ 0 (= K 1 ) (step 210), since writing to d 1 ′ to d 3 ′ has not yet been performed, the D ′ read at this time is used as it is. May be. If it is determined that C 1 ′ = 0 (= K 1 ) (step 210), since writing to d 1 ′ to d 3 ′ has already started, then C 2 ′ and 0 (= K 1).
2 ) is compared (step 220), and C 2 ′ ≠ 0 (= K
2 ), it is still being written, so C 2 ′
Wait until = 0 (= K 2 ). C 2 ′ = 0 (= K 2 )
If it is determined that the writing to d 1 ′ to d 3 ′ has been completed, then d 1 ′ to d 3 ′ is read (step 230) and that value is used. Furthermore, C
For 1 ′ and C 2 ′, C 1 ′ ← 1 (≠ K 1 ′), C
2 ′ ← 1 (≠ K 2 ′) (step 240).
This is to enable the above processing when the next reading of d 1 ′, d 2 ′ and d 3 ′ is performed.
【００２０】前記実施例では、データＣ1 、Ｃ2 をデー
タＤとは別のアドレスのＲＡＭとしていたが、Ｃ1 、Ｃ
2 についてはそれぞれ１ビットあれば充分であり、Ｃ
1 、Ｃ 2 を１ビットデータとして、それぞれｄ1 、ｄ3
の一部とすることも可能である。前記実施例の場合、第
１のＣＰＵ１からは、具体的に、内燃機関の各気筒の燃
料噴射弁３０を制御するための信号＃１、＃２、＃３、
＃４および内燃機関の状態を制御するためのその他ＶＳ
Ｖ３１を制御するための信号等が出力される。第２のＣ
ＰＵ２からは、内燃機関各気筒の点火プラグ３２に点火
させるための点火信号が出力され、さらに内燃機関状態
を制御するためのその他ＶＳＶ３４等を制御するための
信号が出力される。In the above embodiment, the data C1 , C2 The day
I used a RAM with a different address from D, but C1 , C
2 For each, 1 bit is enough, and C
1 , C 2 As 1-bit data, and d1 , D3
It is also possible to be a part of. In the case of the above embodiment,
From the CPU 1 of No. 1, specifically, the fuel of each cylinder of the internal combustion engine is
Signals # 1, # 2, # 3 for controlling the fuel injection valve 30,
# 4 and other VSs for controlling the state of the internal combustion engine
A signal or the like for controlling V31 is output. Second C
From the PU2, the ignition plug 32 of each cylinder of the internal combustion engine is ignited.
Ignition signal is output to
Others for controlling VSV34 etc.
The signal is output.
【００２１】前記実施例では２個のＣＰＵを使用してい
るが、本発明としては、３個以上のＣＰＵを使用しても
同様のことを行える。この場合、複数のＣＰＵに入力さ
れる信号は、使用している全てのＣＰＵに入力する必要
はなく、その入力を必要とする一部のＣＰＵにのみ信号
を入力しても良い。Although two CPUs are used in the above-mentioned embodiment, the present invention can be performed in the same manner by using three or more CPUs. In this case, the signals input to the plurality of CPUs need not be input to all the CPUs being used, and the signals may be input only to some of the CPUs that require the input.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によるデー
タ転送方法によれば、複数のＣＰＵ間あるいはＣＰＵと
メモリ間でデータを転送する場合、ＣＰＵでの演算処理
を長時間待たすことなく、ＤＭＡを用いて多バイト長に
わたるデ−タを確実に転送できるという効果がある。As described above, according to the data transfer method of the present invention, when data is transferred between a plurality of CPUs or between a CPU and a memory, the calculation processing in the CPUs does not have to wait for a long time. There is an effect that data over a multi-byte length can be surely transferred by using the DMA.
【図１】本発明の実施例によるデータ転送方法を示す回
路図である。FIG. 1 is a circuit diagram showing a data transfer method according to an embodiment of the present invention.
【図２】本発明の実施例によるデータ転送方法を示すブ
ロック図である。FIG. 2 is a block diagram illustrating a data transfer method according to an exemplary embodiment of the present invention.
【図３】本発明の実施例による送信側の処理を示すフロ
ーチャート図である。FIG. 3 is a flowchart showing processing on the transmitting side according to the embodiment of the present invention.
【図４】本発明の実施例による受信側の処理を示すフロ
ーチャート図である。FIG. 4 is a flowchart showing processing on the receiving side according to the embodiment of the present invention.
【図５】本発明の実施例によるデータ転送方法を説明す
るための図である。FIG. 5 is a diagram illustrating a data transfer method according to an embodiment of the present invention.
１ 第１のＣＰＵ（中央演算処理装置） ２ 第２のＣＰＵ（中央演算処理装置） ４ ＲＯＭ（メモリ） ５ ＲＡＭ（メモリ） ６ ＲＯＭ（メモリ） ７ ＲＡＭ（メモリ） ４０ 通信手段 1 1st CPU (central processing unit) 2 2nd CPU (central processing unit) 4 ROM (memory) 5 RAM (memory) 6 ROM (memory) 7 RAM (memory) 40 communication means
Claims (1)
算処理装置とメモリ間でデータを転送する通信方法にお
いて、全転送データのうち所定の長さを超える一部のデ
−タの前後のアドレスにその転送データの始まりと終わ
りを示すデータを書き込み、書き込み途中のデータの使
用を禁止することを特徴とするデータ転送方法。1. In a communication method for transferring data between a plurality of central processing units or between a central processing unit and a memory, addresses before and after a part of data which exceeds a predetermined length of all transfer data. A data transfer method characterized in that the data indicating the beginning and end of the transfer data is written to and the use of the data being written is prohibited.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34108591A JP3186150B2 (en) | 1991-12-24 | 1991-12-24 | Data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34108591A JP3186150B2 (en) | 1991-12-24 | 1991-12-24 | Data transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173935A true JPH05173935A (en) | 1993-07-13 |
| JP3186150B2 JP3186150B2 (en) | 2001-07-11 |
Family
ID=18343114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34108591A Expired - Lifetime JP3186150B2 (en) | 1991-12-24 | 1991-12-24 | Data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186150B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115757A (en) * | 1996-04-09 | 2000-09-05 | Denso Corporation | DMA control apparatus for multi-byte serial-bit transfer in a predetermined byte pattern and between memories associated with different asynchronously operating processors for a distributed system |
| JP2020024637A (en) * | 2018-08-08 | 2020-02-13 | 株式会社デンソー | Electronic control device |
-
1991
- 1991-12-24 JP JP34108591A patent/JP3186150B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115757A (en) * | 1996-04-09 | 2000-09-05 | Denso Corporation | DMA control apparatus for multi-byte serial-bit transfer in a predetermined byte pattern and between memories associated with different asynchronously operating processors for a distributed system |
| JP2020024637A (en) * | 2018-08-08 | 2020-02-13 | 株式会社デンソー | Electronic control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186150B2 (en) | 2001-07-11 |
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