JPH05173187A - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
- Publication number
- JPH05173187A JPH05173187A JP35652391A JP35652391A JPH05173187A JP H05173187 A JPH05173187 A JP H05173187A JP 35652391 A JP35652391 A JP 35652391A JP 35652391 A JP35652391 A JP 35652391A JP H05173187 A JPH05173187 A JP H05173187A
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- JP
- Japan
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- thin film
- pixel electrode
- capacitor
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- pixel electrodes
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】
【目的】画素電極列数のほぼ半数のキャパシタラインを
形成するだけで、全ての画素電極にストレージキャパシ
タを形成する。 【構成】ゲートラインＧＬを、画素電極２列おきの列間
にそれぞれ２本ずつ配線し、前記２列の画素電極２，２
のうち一方の列の画素電極２の薄膜トランジスタ３を前
記一方の列の画素電極２に隣接するゲートラインＧＬに
つなぎ、他方の列の画素電極２の薄膜トランジスタ３を
前記他方の列の画素電極２に隣接するゲートラインＧＬ
につなぐとともに、前記２列の画素電極間に対応させ
て、その両方の列の画素電極２，２にまたがる幅のキャ
パシタラインＣＬを設け、このキャパシタラインＣＬと
前記２列の画素電極２，２との間にそれぞれストレージ
キャパシタＣs を形成した。
形成するだけで、全ての画素電極にストレージキャパシ
タを形成する。 【構成】ゲートラインＧＬを、画素電極２列おきの列間
にそれぞれ２本ずつ配線し、前記２列の画素電極２，２
のうち一方の列の画素電極２の薄膜トランジスタ３を前
記一方の列の画素電極２に隣接するゲートラインＧＬに
つなぎ、他方の列の画素電極２の薄膜トランジスタ３を
前記他方の列の画素電極２に隣接するゲートラインＧＬ
につなぐとともに、前記２列の画素電極間に対応させ
て、その両方の列の画素電極２，２にまたがる幅のキャ
パシタラインＣＬを設け、このキャパシタラインＣＬと
前記２列の画素電極２，２との間にそれぞれストレージ
キャパシタＣs を形成した。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
【０００２】
【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。
【０００３】図３および図４は従来のＴＦＴパネルの一
部分の平面図およびその等価回路図であり、このＴＦＴ
パネルは、ガラスからなる透明基板１の上に、行方向お
よび列方向に配列された複数の透明画素電極２と、これ
ら画素電極２にそれぞれつながる複数の薄膜トランジス
タ３と、これら薄膜トランジスタ３につながる複数本の
ゲートラインＧＬおよびデータラインＤＬとを設けたも
ので、各ゲートラインＧＬは、各画素電極列の間にそれ
ぞれ配線され、各データラインＤＬは、各画素電極行の
間にそれぞれ配線されている。
部分の平面図およびその等価回路図であり、このＴＦＴ
パネルは、ガラスからなる透明基板１の上に、行方向お
よび列方向に配列された複数の透明画素電極２と、これ
ら画素電極２にそれぞれつながる複数の薄膜トランジス
タ３と、これら薄膜トランジスタ３につながる複数本の
ゲートラインＧＬおよびデータラインＤＬとを設けたも
ので、各ゲートラインＧＬは、各画素電極列の間にそれ
ぞれ配線され、各データラインＤＬは、各画素電極行の
間にそれぞれ配線されている。
【０００４】上記薄膜トランジスタ３は、一般に逆スタ
ガー構造とされており、この薄膜トランジスタ３は、基
板１上に形成したゲートラインＧＬにつながるゲート電
極Ｇと、このゲート電極Ｇを覆うゲート絶縁膜４と、こ
のゲート絶縁膜４の上に形成された半導体層５と、この
半導体層５の上に形成されたソース，ドレイン電極Ｓ，
Ｄとからなっている。この薄膜トランジスタ３のゲート
絶縁膜４は、上記ゲートラインＧＬを覆って基板１のほ
ぼ全面に形成されている。
ガー構造とされており、この薄膜トランジスタ３は、基
板１上に形成したゲートラインＧＬにつながるゲート電
極Ｇと、このゲート電極Ｇを覆うゲート絶縁膜４と、こ
のゲート絶縁膜４の上に形成された半導体層５と、この
半導体層５の上に形成されたソース，ドレイン電極Ｓ，
Ｄとからなっている。この薄膜トランジスタ３のゲート
絶縁膜４は、上記ゲートラインＧＬを覆って基板１のほ
ぼ全面に形成されている。
【０００５】また、前記画素電極２とデータラインＤＬ
は、上記ゲート絶縁膜（透明膜）４の上に形成されてお
り、上記薄膜トランジスタ３のソース電極Ｓは画素電極
２に接続され、ドレイン電極ＤはデータラインＤＬにつ
ながっている。
は、上記ゲート絶縁膜（透明膜）４の上に形成されてお
り、上記薄膜トランジスタ３のソース電極Ｓは画素電極
２に接続され、ドレイン電極ＤはデータラインＤＬにつ
ながっている。
【０００６】そして、アクティブマトリックス液晶表示
素子は、上記ＴＦＴパネルと、透明基板上に対向電極
（透明電極）を形成するとともにその上に配向処理を施
した図示しない対向パネルとを枠状のシール材を介して
接着し、この両パネル間に液晶を封入して製造されてい
る。
素子は、上記ＴＦＴパネルと、透明基板上に対向電極
（透明電極）を形成するとともにその上に配向処理を施
した図示しない対向パネルとを枠状のシール材を介して
接着し、この両パネル間に液晶を封入して製造されてい
る。
【０００７】ところで、上記アクティブマトリックス液
晶表示素子においては、非選択期間中の画素電極２に保
持される電位の変動を小さくするため、上記ＴＦＴパネ
ルに、全ての画素電極２にそれぞれストレージキャパシ
タＣs を設けている。
晶表示素子においては、非選択期間中の画素電極２に保
持される電位の変動を小さくするため、上記ＴＦＴパネ
ルに、全ての画素電極２にそれぞれストレージキャパシ
タＣs を設けている。
【０００８】図３および図４において、ＣＬは上記スト
レージキャパシタＣs を構成するためのキャパシタライ
ンであり、このキャパシタラインＣＬは、基板１上（ゲ
ート絶縁膜４の下）に、各行の画素電極の一側縁部にそ
れぞれ対向させて、ゲートラインＧＬと平行に形成され
ている。
レージキャパシタＣs を構成するためのキャパシタライ
ンであり、このキャパシタラインＣＬは、基板１上（ゲ
ート絶縁膜４の下）に、各行の画素電極の一側縁部にそ
れぞれ対向させて、ゲートラインＧＬと平行に形成され
ている。
【０００９】そして、ストレージキャパシタＣs は、上
記キャパシタラインＣＬと画素電極２およびその間のゲ
ート絶縁膜４とで構成されている。このストレージキャ
パシタは、画素電極２の選択時（薄膜トランジスタ３の
ＯＮ時）に画素電極２に印加される電荷を蓄積するもの
で、このストレージキャパシタにより非選択期間中の画
素電極２の電位が保持される。なお、上記キャパシタラ
インＣＬは基準電位（接地電位）に接続される。
記キャパシタラインＣＬと画素電極２およびその間のゲ
ート絶縁膜４とで構成されている。このストレージキャ
パシタは、画素電極２の選択時（薄膜トランジスタ３の
ＯＮ時）に画素電極２に印加される電荷を蓄積するもの
で、このストレージキャパシタにより非選択期間中の画
素電極２の電位が保持される。なお、上記キャパシタラ
インＣＬは基準電位（接地電位）に接続される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルは、各画素電極列ごとに１本ずつキャ
パシタラインＣＬを設けたものであるため、基板１上
に、画素電極列の数と同数のキャパシタラインＣＬを形
成しなければならないという問題をもっていた。
来のＴＦＴパネルは、各画素電極列ごとに１本ずつキャ
パシタラインＣＬを設けたものであるため、基板１上
に、画素電極列の数と同数のキャパシタラインＣＬを形
成しなければならないという問題をもっていた。
【００１１】本発明は、画素電極列数のほぼ半数のキャ
パシタラインを形成するだけで、全ての画素電極にスト
レージキャパシタを形成することができるＴＦＴパネル
を提供することを目的としたものである。
パシタラインを形成するだけで、全ての画素電極にスト
レージキャパシタを形成することができるＴＦＴパネル
を提供することを目的としたものである。
【００１２】
【課題を解決するための手段】本発明のＴＦＴパネル
は、ゲートラインを、画素電極２列おきの列間にそれぞ
れ２本ずつ配線し、前記２列の画素電極のうち一方の列
の画素電極の薄膜トランジスタを前記一方の列の画素電
極に隣接するゲートラインにつなぎ、他方の列の画素電
極の薄膜トランジスタを前記他方の列の画素電極に隣接
するゲートラインにつなぐとともに、前記２列の画素電
極間に対応させて、その両方の列の画素電極にまたがる
幅のキャパシタラインを設け、このキャパシタラインと
前記２列の画素電極との間にそれぞれストレージキャパ
シタを形成したことを特徴とするものである。
は、ゲートラインを、画素電極２列おきの列間にそれぞ
れ２本ずつ配線し、前記２列の画素電極のうち一方の列
の画素電極の薄膜トランジスタを前記一方の列の画素電
極に隣接するゲートラインにつなぎ、他方の列の画素電
極の薄膜トランジスタを前記他方の列の画素電極に隣接
するゲートラインにつなぐとともに、前記２列の画素電
極間に対応させて、その両方の列の画素電極にまたがる
幅のキャパシタラインを設け、このキャパシタラインと
前記２列の画素電極との間にそれぞれストレージキャパ
シタを形成したことを特徴とするものである。
【００１３】
【作用】本発明のＴＦＴパネルでは、ゲートラインを上
記のように配線して２列ずつの画素電極をその間にゲー
トラインが介在しない状態で隣接させるとともに、前記
２列の画素電極間に対応させてその両方の画素電極にま
たがる幅のキャパシタラインを設けて、このキャパシタ
ラインと前記２列の画素電極との間にそれぞれストレー
ジキャパシタを形成しているため、１本のキャパシタラ
インを２列の画素電極のストレージキャパシタに共用す
ることができ、したがって、全ての画素電極にそれぞれ
ストレージキャパシタを形成するのに必要なキャパシタ
ライン数は、画素電極列の数のほぼ半分でよい。
記のように配線して２列ずつの画素電極をその間にゲー
トラインが介在しない状態で隣接させるとともに、前記
２列の画素電極間に対応させてその両方の画素電極にま
たがる幅のキャパシタラインを設けて、このキャパシタ
ラインと前記２列の画素電極との間にそれぞれストレー
ジキャパシタを形成しているため、１本のキャパシタラ
インを２列の画素電極のストレージキャパシタに共用す
ることができ、したがって、全ての画素電極にそれぞれ
ストレージキャパシタを形成するのに必要なキャパシタ
ライン数は、画素電極列の数のほぼ半分でよい。
【００１４】
【実施例】以下、本発明の一実施例を図１および図２を
参照して説明する。図１はＴＦＴパネルの一部分の平面
図、図２はその等価回路図である。なお、図１および図
２において、図３および図４に示した従来のＴＦＴパネ
ルに対応するものには同符号を付し、従来のＴＦＴパネ
ルと同じ部分についてはその説明を省略する。
参照して説明する。図１はＴＦＴパネルの一部分の平面
図、図２はその等価回路図である。なお、図１および図
２において、図３および図４に示した従来のＴＦＴパネ
ルに対応するものには同符号を付し、従来のＴＦＴパネ
ルと同じ部分についてはその説明を省略する。
【００１５】このＴＦＴパネルでは、ゲートラインＧＬ
を、画素電極２列おきの列間にそれぞれ２本ずつ並べて
配線し、前記２列ずつの画素電極２をその間にゲートラ
インＧＬが介在しない状態で隣接させている。
を、画素電極２列おきの列間にそれぞれ２本ずつ並べて
配線し、前記２列ずつの画素電極２をその間にゲートラ
インＧＬが介在しない状態で隣接させている。
【００１６】そして、前記２列の画素電極２のうちの一
方の列の画素電極２の薄膜トランジスタ３と、他方の列
の画素電極２の薄膜トランジスタ３とは、隣接する両画
素電極２，２の隣接縁側とは反対側にそれぞれ配置され
ており、一方の列の画素電極２にソース電極Ｓを接続し
た薄膜トランジスタ３のゲート電極Ｇは、前記一方の列
の画素電極２に隣接するゲートラインＧＬに形成され、
他方の列の画素電極２にソース電極Ｓを接続した薄膜ト
ランジスタ３のゲート電極Ｇは、前記他方の画素電極列
に隣接するゲートラインＧＬに形成されている。
方の列の画素電極２の薄膜トランジスタ３と、他方の列
の画素電極２の薄膜トランジスタ３とは、隣接する両画
素電極２，２の隣接縁側とは反対側にそれぞれ配置され
ており、一方の列の画素電極２にソース電極Ｓを接続し
た薄膜トランジスタ３のゲート電極Ｇは、前記一方の列
の画素電極２に隣接するゲートラインＧＬに形成され、
他方の列の画素電極２にソース電極Ｓを接続した薄膜ト
ランジスタ３のゲート電極Ｇは、前記他方の画素電極列
に隣接するゲートラインＧＬに形成されている。
【００１７】一方、キャパシタラインＣＬは、前記２列
の画素電極２，２間に対応させて設けられている。この
キャパシタラインＣＬは、前記２列の画素電極２，２の
両方にまたがる幅に形成されており、前記２列の画素電
極２，２のうちの一方の列の画素電極２のストレージキ
ャパシタＣs は、この画素電極２の側縁部と前記キャパ
シタラインＣＬの一半分の幅領域との間に形成され、他
方の列の画素電極２のストレージキャパシタＣs は、こ
の画素電極２の側縁部と前記キャパシタラインＣＬの他
半分の幅領域との間に形成されている。
の画素電極２，２間に対応させて設けられている。この
キャパシタラインＣＬは、前記２列の画素電極２，２の
両方にまたがる幅に形成されており、前記２列の画素電
極２，２のうちの一方の列の画素電極２のストレージキ
ャパシタＣs は、この画素電極２の側縁部と前記キャパ
シタラインＣＬの一半分の幅領域との間に形成され、他
方の列の画素電極２のストレージキャパシタＣs は、こ
の画素電極２の側縁部と前記キャパシタラインＣＬの他
半分の幅領域との間に形成されている。
【００１８】なお、この実施例では上記キャパシタライ
ンＣＬの幅を、従来のＴＦＴパネルにおけるキャパシタ
ライン幅のほぼ２倍にして、このキャパシタラインＣＬ
と両方の列の画素電極２，２とをそれぞれ、従来のＴＦ
Ｔパネルにおけるキャパシタラインと画素電極との対向
面積とほぼ同じ面積で対向させ、各画素電極２のストレ
ージキャパシタＣs に、従来のＴＦＴパネルのストレー
ジキャパシタとほぼ同じ容量をもたせている。
ンＣＬの幅を、従来のＴＦＴパネルにおけるキャパシタ
ライン幅のほぼ２倍にして、このキャパシタラインＣＬ
と両方の列の画素電極２，２とをそれぞれ、従来のＴＦ
Ｔパネルにおけるキャパシタラインと画素電極との対向
面積とほぼ同じ面積で対向させ、各画素電極２のストレ
ージキャパシタＣs に、従来のＴＦＴパネルのストレー
ジキャパシタとほぼ同じ容量をもたせている。
【００１９】このＴＦＴパネルでは、ゲートラインＧＬ
を画素電極２列おきの列間にそれぞれ２本ずつ配線し、
前記２列の画素電極２，２のうち一方の列の画素電極２
の薄膜トランジスタ３を前記一方の列の画素電極２に隣
接するゲートラインＧＬにつなぎ、他方の列の画素電極
２の薄膜トランジスタ３を前記他方の列の画素電極２に
隣接するゲートラインＧＬにつなぐことによって、２列
ずつの画素電極２，２をその間にゲートラインＧＬが介
在しない状態で隣接させるとともに、前記２列の画素電
極間に対応させてその両方の画素電極２，２にまたがる
幅のキャパシタラインＣＬを設けて、このキャパシタラ
インＣＬと前記２列の画素電極２，２との間にそれぞれ
ストレージキャパシタＣs を形成しているため、１本の
キャパシタラインＣＬを２列の画素電極２のストレージ
キャパシタＣs に共用することができる。
を画素電極２列おきの列間にそれぞれ２本ずつ配線し、
前記２列の画素電極２，２のうち一方の列の画素電極２
の薄膜トランジスタ３を前記一方の列の画素電極２に隣
接するゲートラインＧＬにつなぎ、他方の列の画素電極
２の薄膜トランジスタ３を前記他方の列の画素電極２に
隣接するゲートラインＧＬにつなぐことによって、２列
ずつの画素電極２，２をその間にゲートラインＧＬが介
在しない状態で隣接させるとともに、前記２列の画素電
極間に対応させてその両方の画素電極２，２にまたがる
幅のキャパシタラインＣＬを設けて、このキャパシタラ
インＣＬと前記２列の画素電極２，２との間にそれぞれ
ストレージキャパシタＣs を形成しているため、１本の
キャパシタラインＣＬを２列の画素電極２のストレージ
キャパシタＣs に共用することができる。
【００２０】したがって、上記ＴＦＴパネルによれば、
全ての画素電極２にそれぞれストレージキャパシタを形
成するのに必要なキャパシタライン数は、画素電極列の
数が偶数の場合で画素電極列数の１／２、奇数の場合で
画素電極列数の１／２＋１でよいから、画素電極列数の
ほぼ半数のキャパシタラインを形成するだけで、全ての
画素電極２にそれぞれストレージキャパシタＣs を形成
することができる。
全ての画素電極２にそれぞれストレージキャパシタを形
成するのに必要なキャパシタライン数は、画素電極列の
数が偶数の場合で画素電極列数の１／２、奇数の場合で
画素電極列数の１／２＋１でよいから、画素電極列数の
ほぼ半数のキャパシタラインを形成するだけで、全ての
画素電極２にそれぞれストレージキャパシタＣs を形成
することができる。
【００２１】
【発明の効果】本発明のＴＦＴパネルによれば、ゲート
ラインを、画素電極２列おきの列間にそれぞれ２本ずつ
配線し、前記２列の画素電極のうち一方の列の画素電極
の薄膜トランジスタを前記一方の列の画素電極に隣接す
るゲートラインにつなぎ、他方の列の画素電極の薄膜ト
ランジスタを前記他方の列の画素電極に隣接するゲート
ラインにつなぐとともに、前記２列の画素電極間に対応
させて、その両方の列の画素電極にまたがる幅のキャパ
シタラインを設け、このキャパシタラインと前記２列の
画素電極との間にそれぞれストレージキャパシタを形成
しているため、画素電極列数のほぼ半数のキャパシタラ
インを形成するだけで、全ての画素電極にストレージキ
ャパシタを形成することができる。
ラインを、画素電極２列おきの列間にそれぞれ２本ずつ
配線し、前記２列の画素電極のうち一方の列の画素電極
の薄膜トランジスタを前記一方の列の画素電極に隣接す
るゲートラインにつなぎ、他方の列の画素電極の薄膜ト
ランジスタを前記他方の列の画素電極に隣接するゲート
ラインにつなぐとともに、前記２列の画素電極間に対応
させて、その両方の列の画素電極にまたがる幅のキャパ
シタラインを設け、このキャパシタラインと前記２列の
画素電極との間にそれぞれストレージキャパシタを形成
しているため、画素電極列数のほぼ半数のキャパシタラ
インを形成するだけで、全ての画素電極にストレージキ
ャパシタを形成することができる。
【図１】本発明の一実施例を示すＴＦＴパネルの一部分
の平面図。
の平面図。
【図２】上記ＴＦＴパネルの等価回路図。
【図３】従来のＴＦＴパネルの一部分の平面図。
【図４】従来のＴＦＴパネルの等価回路図。
１…基板、２…画素電極、３…薄膜トランジスタ、ＧＬ
…ゲートライン、Ｇ…ゲート電極、４…ゲート絶縁膜、
５…半導体層、Ｓ…ソース電極、Ｄ…ドレイン電極、Ｄ
Ｌ…データライン、ＣＬ…キャパシタライン、Ｃs …ス
トレージキャパシタ。
…ゲートライン、Ｇ…ゲート電極、４…ゲート絶縁膜、
５…半導体層、Ｓ…ソース電極、Ｄ…ドレイン電極、Ｄ
Ｌ…データライン、ＣＬ…キャパシタライン、Ｃs …ス
トレージキャパシタ。
Claims (1)
- 【請求項１】透明基板の上に、行方向および列方向に配
列された複数の画素電極と、これら画素電極にそれぞれ
つながる複数の薄膜トランジスタと、これら薄膜トラン
ジスタにつながる複数本のゲートラインおよびデータラ
インと、前記画素電極との間にストレージキャパシタを
形成する複数本のキャパシタラインとを設けた薄膜トラ
ンジスタパネルにおいて、 前記ゲートラインを、画素電極２列おきの列間にそれぞ
れ２本ずつ配線し、前記２列の画素電極のうち一方の列
の画素電極の薄膜トランジスタを前記一方の列の画素電
極に隣接するゲートラインにつなぎ、他方の列の画素電
極の薄膜トランジスタを前記他方の列の画素電極に隣接
するゲートラインにつなぐとともに、前記２列の画素電
極間に対応させて、その両方の列の画素電極にまたがる
幅のキャパシタラインを設け、このキャパシタラインと
前記２列の画素電極との間にそれぞれストレージキャパ
シタを形成したことを特徴とする薄膜トランジスタパネ
ル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35652391A JPH05173187A (ja) | 1991-12-25 | 1991-12-25 | 薄膜トランジスタパネル |
| US08/336,015 US5457553A (en) | 1991-12-25 | 1994-11-08 | Thin-film transistor panel with reduced number of capacitor lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35652391A JPH05173187A (ja) | 1991-12-25 | 1991-12-25 | 薄膜トランジスタパネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173187A true JPH05173187A (ja) | 1993-07-13 |
Family
ID=18449451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35652391A Pending JPH05173187A (ja) | 1991-12-25 | 1991-12-25 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8049700B2 (en) | 2005-09-12 | 2011-11-01 | Samsung Electronics Co., Ltd. | Liquid crystal display and driving method thereof |
-
1991
- 1991-12-25 JP JP35652391A patent/JPH05173187A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8049700B2 (en) | 2005-09-12 | 2011-11-01 | Samsung Electronics Co., Ltd. | Liquid crystal display and driving method thereof |
| TWI413827B (zh) * | 2005-09-12 | 2013-11-01 | Samsung Display Co Ltd | 液晶顯示器及其驅動方法 |
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