JPH05167421A - インバータ及びこれを用いたスーパーボルテージ回路 - Google Patents
インバータ及びこれを用いたスーパーボルテージ回路Info
- Publication number
- JPH05167421A JPH05167421A JP3332157A JP33215791A JPH05167421A JP H05167421 A JPH05167421 A JP H05167421A JP 3332157 A JP3332157 A JP 3332157A JP 33215791 A JP33215791 A JP 33215791A JP H05167421 A JPH05167421 A JP H05167421A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- ground potential
- channel mos
- source
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 接地電位に生じるノイズに対して検出手段の
動作マージンが狭いという点を解決する。 【構成】 検出手段２０内のインバータ２１Ａの接地電
位ＶＳＳへの放電径路に、抵抗素子５１及びキャパシタ
素子５２からなる接地手段５０を設ける。この接地手段
５０は、接地電位ＶＳＳに生じるノイズを吸収し、該接
地電位ＶＳＳの電位上昇を低減してＮＭＯＳ２３ａのソ
ースへ伝える。これにより、ＮＭＯＳ２３ａのゲート・
ソース間の電位差の低下を抑制し、接地電位ＶＳＳに生
じるノイズに対して検出手段２０の動作マージンが広く
なる。
動作マージンが狭いという点を解決する。 【構成】 検出手段２０内のインバータ２１Ａの接地電
位ＶＳＳへの放電径路に、抵抗素子５１及びキャパシタ
素子５２からなる接地手段５０を設ける。この接地手段
５０は、接地電位ＶＳＳに生じるノイズを吸収し、該接
地電位ＶＳＳの電位上昇を低減してＮＭＯＳ２３ａのソ
ースへ伝える。これにより、ＮＭＯＳ２３ａのゲート・
ソース間の電位差の低下を抑制し、接地電位ＶＳＳに生
じるノイズに対して検出手段２０の動作マージンが広く
なる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（以
下、ＩＣという）等において、インバータ及びこれを用
いたスーパーボルテージ回路に関するものである。
下、ＩＣという）等において、インバータ及びこれを用
いたスーパーボルテージ回路に関するものである。
【０００２】
【従来の技術】スーパーボルテージ回路とは、例えばＩ
Ｃを通常のモードで動作させるか、あるいは特殊なモー
ドで動作させるかをチップ外部からの印加信号のレベル
で選択するための回路である。即ち、印加信号のレベル
は、通常のモード（ノーマルモード）のための入力レベ
ルと、特殊なモード（例えば、テストモード）のための
入力レベルの２値をとり、特殊なモードのためのレベル
が通常のモードのためのレベルよりも高い所定の電位で
あることからスーパーボルテージ回路と称している。
Ｃを通常のモードで動作させるか、あるいは特殊なモー
ドで動作させるかをチップ外部からの印加信号のレベル
で選択するための回路である。即ち、印加信号のレベル
は、通常のモード（ノーマルモード）のための入力レベ
ルと、特殊なモード（例えば、テストモード）のための
入力レベルの２値をとり、特殊なモードのためのレベル
が通常のモードのためのレベルよりも高い所定の電位で
あることからスーパーボルテージ回路と称している。
【０００３】このスーパーボルテージ回路の使用例とし
ては、高集積化されたダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭという）での特殊なモードでの動
作への適用があげられる。例えば、４メガビットＤＲＡ
Ｍでは、高集積化に伴って増大するテスト時間の短縮を
図る手段の１つとして、テストモードと称する特殊なモ
ードがオンチップ搭載されている。テストモードの例し
ては、４メガワード×１ビットの語構成の４メガビット
ＤＲＡＭを、チップ内部では５１２キロワード×８ビッ
トの語構成の４メガビットＤＲＡＭとしてデータの書き
込み／読み出しテストを行うことがあげられる。
ては、高集積化されたダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭという）での特殊なモードでの動
作への適用があげられる。例えば、４メガビットＤＲＡ
Ｍでは、高集積化に伴って増大するテスト時間の短縮を
図る手段の１つとして、テストモードと称する特殊なモ
ードがオンチップ搭載されている。テストモードの例し
ては、４メガワード×１ビットの語構成の４メガビット
ＤＲＡＭを、チップ内部では５１２キロワード×８ビッ
トの語構成の４メガビットＤＲＡＭとしてデータの書き
込み／読み出しテストを行うことがあげられる。
【０００４】図２は、従来のスーパーボルテージ回路の
一構成例を示す回路図である。このスーパーボルテージ
回路は、入力信号φを受信して出力信号φｉｎを出力す
る受信手段１０と、出力信号φｉｎを入力してＭＯＳレ
ベルの論理振幅を有する出力φｏｕｔを出す検出手段２
０と、出力φｏｕｔを駆動してモード信号φｍを例えば
モード切換回路４０へ出力する駆動手段３０とで、構成
されている。
一構成例を示す回路図である。このスーパーボルテージ
回路は、入力信号φを受信して出力信号φｉｎを出力す
る受信手段１０と、出力信号φｉｎを入力してＭＯＳレ
ベルの論理振幅を有する出力φｏｕｔを出す検出手段２
０と、出力φｏｕｔを駆動してモード信号φｍを例えば
モード切換回路４０へ出力する駆動手段３０とで、構成
されている。
【０００５】検出手段２０は、出力信号φｉｎを反転す
るインバータ２１と、該インバータ２１の反転出力φｉ
ｎN を反転して出力φｏｕｔを出すインバータ２２と
で、構成されている。インバータ２１は、電源電位ＶＣ
Ｃと接地電位ＶＳＳとの間に直列接続されたプルアップ
手段（例えば、抵抗素子）２４と、ＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳという）２３とで構成さ
れ、そのＮＭＯＳ２３のゲートに出力信号φｉｎが入力
され、該ＮＭＯＳ２３のドレインから反転出力φｉｎN
を出す構成である。このインバータ２１の回路閾値は、
出力信号φｉｎの論理振幅が０Ｖ／２Ｖなので、２Ｖよ
り低い値に設定されている。インバータ２２は、ゲート
が共通接続されたＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳという）２５とＮＭＯＳ２６とを有し、そ
れらが電源電位ＶＣＣと接地電位ＶＳＳとの間に直列接
続されている。
るインバータ２１と、該インバータ２１の反転出力φｉ
ｎN を反転して出力φｏｕｔを出すインバータ２２と
で、構成されている。インバータ２１は、電源電位ＶＣ
Ｃと接地電位ＶＳＳとの間に直列接続されたプルアップ
手段（例えば、抵抗素子）２４と、ＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳという）２３とで構成さ
れ、そのＮＭＯＳ２３のゲートに出力信号φｉｎが入力
され、該ＮＭＯＳ２３のドレインから反転出力φｉｎN
を出す構成である。このインバータ２１の回路閾値は、
出力信号φｉｎの論理振幅が０Ｖ／２Ｖなので、２Ｖよ
り低い値に設定されている。インバータ２２は、ゲート
が共通接続されたＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳという）２５とＮＭＯＳ２６とを有し、そ
れらが電源電位ＶＣＣと接地電位ＶＳＳとの間に直列接
続されている。
【０００６】駆動手段３０は、検出手段２０の出力φｏ
ｕｔを反転するＰＭＯＳ３１及びＮＭＯＳ３２からなる
インバータと、該インバータの出力を反転してモード信
号φｍを出力するＰＭＯＳ３３及びＮＭＯＳ３４からな
るインバータとで、構成されている。
ｕｔを反転するＰＭＯＳ３１及びＮＭＯＳ３２からなる
インバータと、該インバータの出力を反転してモード信
号φｍを出力するＰＭＯＳ３３及びＮＭＯＳ３４からな
るインバータとで、構成されている。
【０００７】図３は、図２中の受信手段１０の構成例を
示す回路図である。この受信手段１０は、入力信号φと
接地電位ＶＳＳとの間に直列接続されたレベルシフト回
路１１及び抵抗素子１２，１３より構成されている。レ
ベルシフト回路１１は、１個のＮＭＯＳ１１−１と、７
個のＰＭＯＳ１１−２〜１１−８との直列回路で構成さ
れている。
示す回路図である。この受信手段１０は、入力信号φと
接地電位ＶＳＳとの間に直列接続されたレベルシフト回
路１１及び抵抗素子１２，１３より構成されている。レ
ベルシフト回路１１は、１個のＮＭＯＳ１１−１と、７
個のＰＭＯＳ１１−２〜１１−８との直列回路で構成さ
れている。
【０００８】次に、図２及び図３の動作を説明する。入
力信号φが受信手段１０に入力されると、その入力信号
φが該受信手段１０内のレベルシフト回路１１でレベル
シフトされ、さらに抵抗素子１２，１３で抵抗分割され
て該抵抗素子１２，１３間から出力信号φｉｎが出力さ
れる。例えば、４メガワード×１ビットの語構成の４メ
ガビットＤＲＡＭのテストモード用のスーパーボルテー
ジ回路では、入力信号φとして外部から印加されるアド
レスＡＤを使用する。アドレスＡＤは、ＴＴＬ（トラン
ジスタ・トランジスタ・ロジック）レベルの論理振幅を
持つ信号であり、製品仕様としての論理振幅の最大値／
最小値は６．５Ｖ／−１．０Ｖである。従って、スーパ
ーボルテージの値としては、６．５Ｖよりも高い値、例
えば２Ｖの余裕をとって８．５Ｖ以上に設定する。レベ
ルシフト回路１１でのレベルシフト量の設定は、ほぼ
６．５ＶになるようにＮＭＯＳ１１−１及びＰＭＯＳ１
１−２〜１１−８の直列接続の数を設定する。図３の例
では、ＮＭＯＳ及びＰＭＯＳの各閾値を０．８Ｖとすれ
ば、０．８Ｖ×８個＝６．４Ｖとなる。従って、入力信
号φのレベルが６．５Ｖ以下なら出力信号φｉｎのレベ
ルがほぼ０Ｖとなり、入力信号φのレベルが８．５Ｖの
ときには約２Ｖの電圧が抵抗素子１２，１３でさらに抵
抗分割されて出力φｉｎのレベルが２Ｖよりもやや低い
値になる。
力信号φが受信手段１０に入力されると、その入力信号
φが該受信手段１０内のレベルシフト回路１１でレベル
シフトされ、さらに抵抗素子１２，１３で抵抗分割され
て該抵抗素子１２，１３間から出力信号φｉｎが出力さ
れる。例えば、４メガワード×１ビットの語構成の４メ
ガビットＤＲＡＭのテストモード用のスーパーボルテー
ジ回路では、入力信号φとして外部から印加されるアド
レスＡＤを使用する。アドレスＡＤは、ＴＴＬ（トラン
ジスタ・トランジスタ・ロジック）レベルの論理振幅を
持つ信号であり、製品仕様としての論理振幅の最大値／
最小値は６．５Ｖ／−１．０Ｖである。従って、スーパ
ーボルテージの値としては、６．５Ｖよりも高い値、例
えば２Ｖの余裕をとって８．５Ｖ以上に設定する。レベ
ルシフト回路１１でのレベルシフト量の設定は、ほぼ
６．５ＶになるようにＮＭＯＳ１１−１及びＰＭＯＳ１
１−２〜１１−８の直列接続の数を設定する。図３の例
では、ＮＭＯＳ及びＰＭＯＳの各閾値を０．８Ｖとすれ
ば、０．８Ｖ×８個＝６．４Ｖとなる。従って、入力信
号φのレベルが６．５Ｖ以下なら出力信号φｉｎのレベ
ルがほぼ０Ｖとなり、入力信号φのレベルが８．５Ｖの
ときには約２Ｖの電圧が抵抗素子１２，１３でさらに抵
抗分割されて出力φｉｎのレベルが２Ｖよりもやや低い
値になる。
【０００９】検出手段２０内のインバータ２１では、受
信手段１０の出力信号φｉｎをインバータ２１で反転
し、その出力信号φｉｎの論理振幅よりも大きな論理振
幅を有する反転出力φｉｎN を出す。この反転出力φｉ
ｎNは、インバータ２２で反転されてＭＯＳレベルの論
理振幅を持った出力φｏｕｔに変換される。駆動手段３
０は、検出手段２０の出力φｏｕｔを駆動して負荷駆動
用のモード信号φｍを生成し、オンチップ搭載されてい
るモード切換回路４０へ与える。モード切換回路４０
は、例えばモード信号φｍのレベルに応じて選択的にチ
ップをテストモード、あるいはノーマルモードの状態に
設定する。図２の例では、モード信号φｍが“Ｈ”レベ
ルのときはテストモード、“Ｌ”レベルのときはノーマ
ルモードに対応する。
信手段１０の出力信号φｉｎをインバータ２１で反転
し、その出力信号φｉｎの論理振幅よりも大きな論理振
幅を有する反転出力φｉｎN を出す。この反転出力φｉ
ｎNは、インバータ２２で反転されてＭＯＳレベルの論
理振幅を持った出力φｏｕｔに変換される。駆動手段３
０は、検出手段２０の出力φｏｕｔを駆動して負荷駆動
用のモード信号φｍを生成し、オンチップ搭載されてい
るモード切換回路４０へ与える。モード切換回路４０
は、例えばモード信号φｍのレベルに応じて選択的にチ
ップをテストモード、あるいはノーマルモードの状態に
設定する。図２の例では、モード信号φｍが“Ｈ”レベ
ルのときはテストモード、“Ｌ”レベルのときはノーマ
ルモードに対応する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、接地電位ＶＳＳに生じるノイズに対して
検出手段２０の動作マージン狭いという問題があった。
即ち、接地電位ＶＳＳに生じるノイズの原因は、図２に
示す接地電位ＶＳＳが図示しない他の回路ブロックにも
接続されており、それらの回路ブロックの動作時に放電
電流が発生するためである。接地電位ＶＳＳのレベルが
前記放電電流の発生で、一定時間上昇すると、検出手段
２０内のインバータ２１のＮＭＯＳ２３のゲート・ソー
ス間の電位差が、ソース電位のノイズによる上昇分だけ
実質的に小さくなる。出力信号φｉｎの論理振幅レベル
は前述したように０Ｖ／２Ｖなので、回路閾値が２Ｖよ
り低い値に設定されているインバータ２１にとって、Ｎ
ＭＯＳ２３のゲート・ソース間の電位差がノイズによる
ソース電位の上昇分だけ実質的に小さくなると、その反
転出力φｉｎN のレベルが変化する。
成の回路では、接地電位ＶＳＳに生じるノイズに対して
検出手段２０の動作マージン狭いという問題があった。
即ち、接地電位ＶＳＳに生じるノイズの原因は、図２に
示す接地電位ＶＳＳが図示しない他の回路ブロックにも
接続されており、それらの回路ブロックの動作時に放電
電流が発生するためである。接地電位ＶＳＳのレベルが
前記放電電流の発生で、一定時間上昇すると、検出手段
２０内のインバータ２１のＮＭＯＳ２３のゲート・ソー
ス間の電位差が、ソース電位のノイズによる上昇分だけ
実質的に小さくなる。出力信号φｉｎの論理振幅レベル
は前述したように０Ｖ／２Ｖなので、回路閾値が２Ｖよ
り低い値に設定されているインバータ２１にとって、Ｎ
ＭＯＳ２３のゲート・ソース間の電位差がノイズによる
ソース電位の上昇分だけ実質的に小さくなると、その反
転出力φｉｎN のレベルが変化する。
【００１１】特に、ノイズが発生していないときのＮＭ
ＯＳ２３のゲート・ソース間の電位差が、該ＮＭＯＳ２
３の閾値よりわずかに高い状態となるような入力信号φ
のレベルが受信手段１０に入力されている場合、図２の
スーパーボルテージ回路では、モード信号φｍを“Ｈ”
レベルにしてモード切換回路４０をテストモードの状態
に設定する。ところが、テストモードでの動作が始まっ
て、ある時刻に図示しない回路ブロックが動作すると、
その回路ブロックによって放電電流が発生し、ノイズに
よるソース電位の上昇の程度によってはＮＭＯＳ２３の
ゲート・ソース間の電位差が、該ＮＭＯＳ２３の閾値以
下の状態になることもある。このように、閾値以下の状
態になると、反転出力φｉｎN が“Ｌ”レベルから
“Ｈ”レベルへ変化し、その結果、モード信号φｍのレ
ベルが“Ｈ”レベルから“Ｌ”レベルへと反転すること
になる。
ＯＳ２３のゲート・ソース間の電位差が、該ＮＭＯＳ２
３の閾値よりわずかに高い状態となるような入力信号φ
のレベルが受信手段１０に入力されている場合、図２の
スーパーボルテージ回路では、モード信号φｍを“Ｈ”
レベルにしてモード切換回路４０をテストモードの状態
に設定する。ところが、テストモードでの動作が始まっ
て、ある時刻に図示しない回路ブロックが動作すると、
その回路ブロックによって放電電流が発生し、ノイズに
よるソース電位の上昇の程度によってはＮＭＯＳ２３の
ゲート・ソース間の電位差が、該ＮＭＯＳ２３の閾値以
下の状態になることもある。このように、閾値以下の状
態になると、反転出力φｉｎN が“Ｌ”レベルから
“Ｈ”レベルへ変化し、その結果、モード信号φｍのレ
ベルが“Ｈ”レベルから“Ｌ”レベルへと反転すること
になる。
【００１２】このようなノイズによる検出手段２０の動
作マージンの低下現象は、図２の接地電位ＶＳＳに、複
数の回路ブロックが接続されていると、さらに複雑にな
る。これら複数の回路ブロックの動作時刻及び放電電流
の発生によってノイズの程度が異なり、そのノイズの程
度によって動作マージンが依存するからである。従っ
て、従来の回路では、接地電位ＶＳＳに生じるノイズに
対して検出手段２０の動作マージンが狭いため、実用上
は、より高いレベルの入力信号φを受信手段１０に入力
しないと、スーパーボルテージと判定されなかった。
作マージンの低下現象は、図２の接地電位ＶＳＳに、複
数の回路ブロックが接続されていると、さらに複雑にな
る。これら複数の回路ブロックの動作時刻及び放電電流
の発生によってノイズの程度が異なり、そのノイズの程
度によって動作マージンが依存するからである。従っ
て、従来の回路では、接地電位ＶＳＳに生じるノイズに
対して検出手段２０の動作マージンが狭いため、実用上
は、より高いレベルの入力信号φを受信手段１０に入力
しないと、スーパーボルテージと判定されなかった。
【００１３】本発明は、前記従来技術が持っていた課題
として、接地電位ＶＳＳに生じるノイズに対して検出手
段２０の動作マージンが狭いという点について解決し
た、インバータ及びこれを用いたスーパーボルテージ回
路を提供するものである。
として、接地電位ＶＳＳに生じるノイズに対して検出手
段２０の動作マージンが狭いという点について解決し
た、インバータ及びこれを用いたスーパーボルテージ回
路を提供するものである。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、請求項１の発明は、ドレインがプルアップ手段を介
して電源電位に接続されソースが接地電位に接続された
ＮＭＯＳを有し、前記ＮＭＯＳのゲートで入力信号を受
信しその論理を反転して該ＮＭＯＳのドレインから出力
するインバータにおいて、抵抗素子及びキャパシタ素子
で構成された接地手段を、前記ＮＭＯＳのソースと前記
接地電位との間に接続している。
に、請求項１の発明は、ドレインがプルアップ手段を介
して電源電位に接続されソースが接地電位に接続された
ＮＭＯＳを有し、前記ＮＭＯＳのゲートで入力信号を受
信しその論理を反転して該ＮＭＯＳのドレインから出力
するインバータにおいて、抵抗素子及びキャパシタ素子
で構成された接地手段を、前記ＮＭＯＳのソースと前記
接地電位との間に接続している。
【００１５】請求項２の発明では、請求項１に記載され
た抵抗素子を、ゲートが電源電位に接続されたＮＭＯＳ
で構成している。請求項３の発明では、請求項１のキャ
パシタ素子を、ゲートが電源電位に接続されたＮＭＯＳ
キャパシタで構成している。請求項４の発明では、請求
項１の接地手段において、前記抵抗素子が前記ＮＭＯＳ
のソースと接地電位との間に接続され、該ＮＭＯＳのソ
ースが前記キャパシタ素子及び他の抵抗素子を介して電
源電位に接続された構成になっている。
た抵抗素子を、ゲートが電源電位に接続されたＮＭＯＳ
で構成している。請求項３の発明では、請求項１のキャ
パシタ素子を、ゲートが電源電位に接続されたＮＭＯＳ
キャパシタで構成している。請求項４の発明では、請求
項１の接地手段において、前記抵抗素子が前記ＮＭＯＳ
のソースと接地電位との間に接続され、該ＮＭＯＳのソ
ースが前記キャパシタ素子及び他の抵抗素子を介して電
源電位に接続された構成になっている。
【００１６】請求項５の発明では、入力信号を受信して
論理振幅の最大値が電源電位よりも小さな出力信号を出
力する受信手段と、ドレインがプルアップ手段を介して
電源電位に接続されソースが接地電位に接続されたＮＭ
ＯＳを有し、該ＮＭＯＳのゲートで前記受信手段の出力
信号を受信しその論理を反転して該ＮＭＯＳのドレイン
から出力するインバータを備えた検出手段と、前記検出
手段の出力を駆動してモード信号を出力する駆動手段と
で、構成されたスーパーボルテージ回路において、抵抗
素子及びキャパシタ素子で構成された接地手段を、前記
ＮＭＯＳのソースと前記接地電位との間に接続してい
る。
論理振幅の最大値が電源電位よりも小さな出力信号を出
力する受信手段と、ドレインがプルアップ手段を介して
電源電位に接続されソースが接地電位に接続されたＮＭ
ＯＳを有し、該ＮＭＯＳのゲートで前記受信手段の出力
信号を受信しその論理を反転して該ＮＭＯＳのドレイン
から出力するインバータを備えた検出手段と、前記検出
手段の出力を駆動してモード信号を出力する駆動手段と
で、構成されたスーパーボルテージ回路において、抵抗
素子及びキャパシタ素子で構成された接地手段を、前記
ＮＭＯＳのソースと前記接地電位との間に接続してい
る。
【００１７】
【作用】請求項１の発明によれば、以上のようにインバ
ータを構成したので、該インバータの放電径路に設けら
れて接地手段は、接地電位にノイズが生じた場合、その
ノイズを該接地手段を構成する抵抗素子及びキャパシタ
素子によって吸収し、接地電位の電位上昇が直接ＮＭＯ
Ｓのソースへ伝送されることを低減する働きがある。こ
れにより、ＮＭＯＳのゲート・ソース間の電位差の低下
が抑制される。
ータを構成したので、該インバータの放電径路に設けら
れて接地手段は、接地電位にノイズが生じた場合、その
ノイズを該接地手段を構成する抵抗素子及びキャパシタ
素子によって吸収し、接地電位の電位上昇が直接ＮＭＯ
Ｓのソースへ伝送されることを低減する働きがある。こ
れにより、ＮＭＯＳのゲート・ソース間の電位差の低下
が抑制される。
【００１８】請求項２，３の発明では、抵抗素子を構成
するＮＭＯＳ、あるいはキャパシタ素子を構成するＮＭ
ＯＳキャパシタは、パターンレイアウト上の占有面積を
減少する働きがある。
するＮＭＯＳ、あるいはキャパシタ素子を構成するＮＭ
ＯＳキャパシタは、パターンレイアウト上の占有面積を
減少する働きがある。
【００１９】請求項４の発明の他の抵抗素子は、電源電
位の一時的な変動を抑制してキャパシタ素子のバイアス
レベルの変化を小さくする働きがある。請求項５の発明
の接地手段は、接地電位に生じるノイズを吸収して該接
地電位の電位上昇を防止し、ＮＭＯＳのゲート・ソース
間の電位差の低下を抑制する。これにより、接地電位に
生じるノイズに対する検出手段の動作マージンが大きく
なる。従って、前記課題を解決できるのである。
位の一時的な変動を抑制してキャパシタ素子のバイアス
レベルの変化を小さくする働きがある。請求項５の発明
の接地手段は、接地電位に生じるノイズを吸収して該接
地電位の電位上昇を防止し、ＮＭＯＳのゲート・ソース
間の電位差の低下を抑制する。これにより、接地電位に
生じるノイズに対する検出手段の動作マージンが大きく
なる。従って、前記課題を解決できるのである。
【００２０】
【実施例】図１は、本発明の実施例を示すスーパーボル
テージ回路の回路図であり、従来の図２及び図３中の要
素と共通の要素には共通の符号が付されている。
テージ回路の回路図であり、従来の図２及び図３中の要
素と共通の要素には共通の符号が付されている。
【００２１】このスーパーボルテージ回路は、従来と同
様に、入力信号φを受信して出力信号φｉｎを出力する
受信手段１０と、出力信号φｉｎを入力してＭＯＳレベ
ルの論理振幅を有する出力φｏｕｔを出す検出手段２０
と、出力φｏｕｔを駆動してモード信号φｍを例えば切
換回路４０へ出力する駆動手段３０とで、構成されてい
る。このスーパーボルテージ回路が従来の図２と異なる
点は、検出手段２０内の入力側インバータ２１Ａの構成
が異なることである。
様に、入力信号φを受信して出力信号φｉｎを出力する
受信手段１０と、出力信号φｉｎを入力してＭＯＳレベ
ルの論理振幅を有する出力φｏｕｔを出す検出手段２０
と、出力φｏｕｔを駆動してモード信号φｍを例えば切
換回路４０へ出力する駆動手段３０とで、構成されてい
る。このスーパーボルテージ回路が従来の図２と異なる
点は、検出手段２０内の入力側インバータ２１Ａの構成
が異なることである。
【００２２】インバータ２１Ａは、出力信号φｉｎでゲ
ート制御されるＮＭＯＳ２３ａと、該ＮＭＯＳ２３ａの
ドレインと電源電位ＶＣＣとの間に接続されたプルアッ
プ手段（例えば、抵抗素子）２４と、該ＮＭＯＳ２３ａ
のソースと接地電位ＶＳＳとの間に接続された接地手段
５０とで、構成されている。接地手段５０は、抵抗素子
５１及びキャパシタ素子５２からなるＲＣ回路で構成さ
れている。抵抗素子５１の一端はＮＭＯＳ２３ａのソー
スに、他端は接地電位ＶＳＳにそれぞれ接続されてい
る。キャパシタ素子５２の一端はＮＭＯＳ２３ａのソー
スに、他端は電源電位ＶＣＣにそれぞれ接続されてい
る。
ート制御されるＮＭＯＳ２３ａと、該ＮＭＯＳ２３ａの
ドレインと電源電位ＶＣＣとの間に接続されたプルアッ
プ手段（例えば、抵抗素子）２４と、該ＮＭＯＳ２３ａ
のソースと接地電位ＶＳＳとの間に接続された接地手段
５０とで、構成されている。接地手段５０は、抵抗素子
５１及びキャパシタ素子５２からなるＲＣ回路で構成さ
れている。抵抗素子５１の一端はＮＭＯＳ２３ａのソー
スに、他端は接地電位ＶＳＳにそれぞれ接続されてい
る。キャパシタ素子５２の一端はＮＭＯＳ２３ａのソー
スに、他端は電源電位ＶＣＣにそれぞれ接続されてい
る。
【００２３】次に、動作を説明する。入力信号φが受信
手段１０に入力されると、該受信手段１０では、従来と
同様に、論理振幅が０Ｖ／２Ｖの出力信号φｉｎを検出
手段２０へ出力する。検出手段２０では、インバータ２
１ＡのＮＭＯＳ２３ａのゲートで、出力信号φｉｎのレ
ベルを受信する。インバータ２１Ａの回路閾値は、従来
と同様に、２Ｖよりも低い値に設定されている。そのた
め、入力信号φのレベルが所定の電位よりも高いスーパ
ーボルテージが受信手段１０に入力された場合、該受信
手段１０の出力信号φｉｎのレベルは約２Ｖとなり、イ
ンバータ２１Ａはその出力信号φｉｎのレベルを“Ｈ”
レベルと検出し、“Ｌ”レベルの反転出力φｉｎN を出
す。
手段１０に入力されると、該受信手段１０では、従来と
同様に、論理振幅が０Ｖ／２Ｖの出力信号φｉｎを検出
手段２０へ出力する。検出手段２０では、インバータ２
１ＡのＮＭＯＳ２３ａのゲートで、出力信号φｉｎのレ
ベルを受信する。インバータ２１Ａの回路閾値は、従来
と同様に、２Ｖよりも低い値に設定されている。そのた
め、入力信号φのレベルが所定の電位よりも高いスーパ
ーボルテージが受信手段１０に入力された場合、該受信
手段１０の出力信号φｉｎのレベルは約２Ｖとなり、イ
ンバータ２１Ａはその出力信号φｉｎのレベルを“Ｈ”
レベルと検出し、“Ｌ”レベルの反転出力φｉｎN を出
す。
【００２４】この反転出力φｉｎN は、インバータ２２
でＭＯＳレベルの論理振幅を持った出力φｏｕｔに変換
され、駆動手段３０へ送られる。駆動手段３０では、従
来と同様に、検出手段２０の出力φｏｕｔを負荷駆動用
のモード信号φｍに変換し、オンチップ搭載されている
モード切換回路４０へ供給する。モード切換回路４０
は、例えばモード信号φｍのレベルに応じて選択的にチ
ップをテストモード、あるいはノーマルモードの状態に
設定する。この図１の例では、モード信号φｍが“Ｈ”
レベルのときはテストモード、“Ｌ”レベルのときはノ
ーマルモードに対応する。
でＭＯＳレベルの論理振幅を持った出力φｏｕｔに変換
され、駆動手段３０へ送られる。駆動手段３０では、従
来と同様に、検出手段２０の出力φｏｕｔを負荷駆動用
のモード信号φｍに変換し、オンチップ搭載されている
モード切換回路４０へ供給する。モード切換回路４０
は、例えばモード信号φｍのレベルに応じて選択的にチ
ップをテストモード、あるいはノーマルモードの状態に
設定する。この図１の例では、モード信号φｍが“Ｈ”
レベルのときはテストモード、“Ｌ”レベルのときはノ
ーマルモードに対応する。
【００２５】従来の図２の回路では、接地電位ＶＳＳに
生じるノイズに対して検出手段２０の動作マージンが狭
いので、本実施例では、ＮＭＯＳ２３ａのソースと接地
電位ＶＳＳとの間の放電径路に、接地手段５０を設けて
いる。そのため、接地電位ＶＳＳに接続される図示しな
い他の回路ブロックの動作時に発生する放電電流によ
り、ノイズが生じて該接地電位ＶＳＳの電位が上昇した
場合、該接地手段５０を介してＮＭＯＳ２３ａのソース
へ伝わる。この際、接地電位ＶＳＳの電位上昇は、接地
手段５０を構成するＲＣ回路によって吸収されて低減さ
れる。
生じるノイズに対して検出手段２０の動作マージンが狭
いので、本実施例では、ＮＭＯＳ２３ａのソースと接地
電位ＶＳＳとの間の放電径路に、接地手段５０を設けて
いる。そのため、接地電位ＶＳＳに接続される図示しな
い他の回路ブロックの動作時に発生する放電電流によ
り、ノイズが生じて該接地電位ＶＳＳの電位が上昇した
場合、該接地手段５０を介してＮＭＯＳ２３ａのソース
へ伝わる。この際、接地電位ＶＳＳの電位上昇は、接地
手段５０を構成するＲＣ回路によって吸収されて低減さ
れる。
【００２６】このように接地電位ＶＳＳの電位上昇が接
地手段５０で低減されてＮＭＯＳ２３ａのソースへ伝わ
るので、該ＮＭＯＳ２３ａのゲート・ソース間の電位差
の低下を実質的に抑えることができ、該接地電位ＶＳＳ
に生じるノイズに対して検出手段２０の動作マージンが
広くなる。従って、スーパーボルテージと判定される入
力信号φのレベルと、スーパーボルテージでないと判定
される該入力信号φのレベルとの電圧差が小さくなるの
で、この図１のスーパーボルテージ回路を搭載したＩＣ
にスーパーボルテージを印加して特殊なモードで動作さ
せた場合、該スーパーボルテージ電圧の値の設定が容易
になる。
地手段５０で低減されてＮＭＯＳ２３ａのソースへ伝わ
るので、該ＮＭＯＳ２３ａのゲート・ソース間の電位差
の低下を実質的に抑えることができ、該接地電位ＶＳＳ
に生じるノイズに対して検出手段２０の動作マージンが
広くなる。従って、スーパーボルテージと判定される入
力信号φのレベルと、スーパーボルテージでないと判定
される該入力信号φのレベルとの電圧差が小さくなるの
で、この図１のスーパーボルテージ回路を搭載したＩＣ
にスーパーボルテージを印加して特殊なモードで動作さ
せた場合、該スーパーボルテージ電圧の値の設定が容易
になる。
【００２７】図４（ａ）〜（ｃ）は、本発明の他の実施
例を示す接地手段５０の回路図である。図４（ａ）の接
地手段５０は、図１の抵抗素子５１に代えて、ゲートが
電源電位ＶＣＣに接続されたＮＭＯＳ５１ａが設けられ
ている。図１に示す接地手段５０を構成する抵抗素子５
１は、ポリシリコン等の配線によって形成することも可
能であるが、ゲートが電源電位ＶＣＣに接続されてオン
状態となるＮＭＯＳ５１ａによって形成する方が、パタ
ーンレイアウト上の占有面積を減少できる。
例を示す接地手段５０の回路図である。図４（ａ）の接
地手段５０は、図１の抵抗素子５１に代えて、ゲートが
電源電位ＶＣＣに接続されたＮＭＯＳ５１ａが設けられ
ている。図１に示す接地手段５０を構成する抵抗素子５
１は、ポリシリコン等の配線によって形成することも可
能であるが、ゲートが電源電位ＶＣＣに接続されてオン
状態となるＮＭＯＳ５１ａによって形成する方が、パタ
ーンレイアウト上の占有面積を減少できる。
【００２８】図４（ｂ）に示す接地手段５０では、図１
のキャパシタ素子５２に代えて、ゲートが電源電位ＶＣ
Ｃに接続されたＮＭＯＳキャパシタ５２ａが設けられて
いる。図１のキャパシタ素子５２は、図４（ａ）の抵抗
素子と同様に、ＮＭＯＳキャパシタ５２ａで形成すれ
ば、パターンレイアウト上の占有面積を減少できる。
のキャパシタ素子５２に代えて、ゲートが電源電位ＶＣ
Ｃに接続されたＮＭＯＳキャパシタ５２ａが設けられて
いる。図１のキャパシタ素子５２は、図４（ａ）の抵抗
素子と同様に、ＮＭＯＳキャパシタ５２ａで形成すれ
ば、パターンレイアウト上の占有面積を減少できる。
【００２９】図４（ｃ）の接地手段５０では、キャパシ
タ５２を他の抵抗素子５３を介して電源電位ＶＣＣに接
続している。このような抵抗素子５３を設ければ、電源
電位ＶＣＣのレベルの一時的な変化が大きい場合に、キ
ャパシタ素子５２のバイアスレベルの変化を小さくして
電源電位ＶＣＣ側のノイズの影響を低減できる。
タ５２を他の抵抗素子５３を介して電源電位ＶＣＣに接
続している。このような抵抗素子５３を設ければ、電源
電位ＶＣＣのレベルの一時的な変化が大きい場合に、キ
ャパシタ素子５２のバイアスレベルの変化を小さくして
電源電位ＶＣＣ側のノイズの影響を低減できる。
【００３０】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１の受信手段１０あるいは駆動手段３０は、
図示以外の回路構成に変更することも可能である。 （ii） インバータ２１Ａ内のプルアップ手段２４は、
抵抗素子２４に代えて負荷ＭＯＳ等の他のプルアップ手
段で構成してもよい。 （iii) 図１及び図４のインバータ２１Ａは、スーパー
ボルテージ回路に設けられる例について説明したが、こ
のインバータ２１Ａを他の回路に設けることも可能であ
り、それによって接地電位ＶＳＳに生じるノイズに対す
る悪影響を的確に防止した信号反転が可能となる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図１の受信手段１０あるいは駆動手段３０は、
図示以外の回路構成に変更することも可能である。 （ii） インバータ２１Ａ内のプルアップ手段２４は、
抵抗素子２４に代えて負荷ＭＯＳ等の他のプルアップ手
段で構成してもよい。 （iii) 図１及び図４のインバータ２１Ａは、スーパー
ボルテージ回路に設けられる例について説明したが、こ
のインバータ２１Ａを他の回路に設けることも可能であ
り、それによって接地電位ＶＳＳに生じるノイズに対す
る悪影響を的確に防止した信号反転が可能となる。
【００３１】
【発明の効果】以上詳細に接説明したように、請求項１
の発明では、信号を反転するインバータ内のＮＭＯＳの
ソースと接地電位との間の放電径路に、抵抗素子及びキ
ャパシタで構成された接地手段を設けたので、接地電位
にノイズが生じても、そのノイズを該接地手段で吸収で
き、それによって該インバータの閾値に対する動作マー
ジンを大きくできる。
の発明では、信号を反転するインバータ内のＮＭＯＳの
ソースと接地電位との間の放電径路に、抵抗素子及びキ
ャパシタで構成された接地手段を設けたので、接地電位
にノイズが生じても、そのノイズを該接地手段で吸収で
き、それによって該インバータの閾値に対する動作マー
ジンを大きくできる。
【００３２】請求項２の発明では、請求項１の抵抗素子
を、ゲートが電源電位に接続されたＮＭＯＳで構成した
ので、パターンレイアウト上の占有面積を減少できる。
請求項３の発明では、請求項１のキャパシタ素子を、Ｎ
ＭＯＳキャパシタで構成したので、パターンレイアウト
上の占有面積を減少できる。請求項４の発明では、請求
項１の接地手段において、キャパシタ素子を他の抵抗素
子を介して電源電位に接続している。そのため、電源電
位のレベルの一時的な変化が大きな場合、他の抵抗素子
により、キャパシタ素子のバイアスレベルの変化を小さ
くすることによって電源電位側のノイズの影響を低減で
きる。
を、ゲートが電源電位に接続されたＮＭＯＳで構成した
ので、パターンレイアウト上の占有面積を減少できる。
請求項３の発明では、請求項１のキャパシタ素子を、Ｎ
ＭＯＳキャパシタで構成したので、パターンレイアウト
上の占有面積を減少できる。請求項４の発明では、請求
項１の接地手段において、キャパシタ素子を他の抵抗素
子を介して電源電位に接続している。そのため、電源電
位のレベルの一時的な変化が大きな場合、他の抵抗素子
により、キャパシタ素子のバイアスレベルの変化を小さ
くすることによって電源電位側のノイズの影響を低減で
きる。
【００３３】請求項５の発明では、スーパーボルテージ
回路における検出手段内のインバータの接地電位への放
電径路に、抵抗素子及びキャパシタ素子からなる接地手
段を設けたので、接地電位に生じるノイズを吸収して該
ノイズに対する検出手段の動作マージンを大きくでき
る。従って、スーパーボルテージと判定される入力信号
のレベルと、スーパーボルテージでないと判定される該
入力信号のレベルとの電位差が小さくなる。そのため、
例えば本発明のスーパーボルテージ回路を搭載したＩＣ
にスーパーボルテージを印加して特殊なモードで動作さ
せる場合、そのスーパーボルテージ電圧の値の設定が容
易になる。なお、この請求項５の発明の接地手段を、請
求項２〜４のように他の回路構成にしてもよい。
回路における検出手段内のインバータの接地電位への放
電径路に、抵抗素子及びキャパシタ素子からなる接地手
段を設けたので、接地電位に生じるノイズを吸収して該
ノイズに対する検出手段の動作マージンを大きくでき
る。従って、スーパーボルテージと判定される入力信号
のレベルと、スーパーボルテージでないと判定される該
入力信号のレベルとの電位差が小さくなる。そのため、
例えば本発明のスーパーボルテージ回路を搭載したＩＣ
にスーパーボルテージを印加して特殊なモードで動作さ
せる場合、そのスーパーボルテージ電圧の値の設定が容
易になる。なお、この請求項５の発明の接地手段を、請
求項２〜４のように他の回路構成にしてもよい。
【図１】本発明の実施例を示すスーパーボルテージ回路
の回路図である。
の回路図である。
【図２】従来のスーパーボルテージ回路の回路図であ
る。
る。
【図３】図２中の受信手段１０の回路図である。
【図４】本発明の他の実施例を示す接地手段５０の回路
図である。
図である。
１０ 受信手段 ２０ 検出手段 ２１Ａ，２２ インバータ ２３ａ ＮＭＯＳ ２４ 抵抗素子（プルアップ手段） ３０ 駆動手段 ４０ モード切換回路 ５０ 接地手段 ５１，５３ 抵抗素子 ５１ａ ＮＭＯＳ ５２ キャパシタ素子 ５２ａ ＮＭＯＳキャパシタ ＶＣＣ 電源電位 ＶＳＳ 接地電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 29/00 ３０３ Ａ 9288−5Ｌ Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/0944 8320−5Ｌ Ｇ１１Ｃ 11/34 ３７１ Ｂ 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ 6959−5Ｊ Ｈ０３Ｋ 19/094 Ａ
Claims (5)
- 【請求項１】 ドレインがプルアップ手段を介して電源
電位に接続されソースが接地電位に接続されたＮチャネ
ルＭＯＳトランジスタを有し、前記ＮチャネルＭＯＳト
ランジスタのゲートで入力信号を受信しその論理を反転
して該ＮチャネルＭＯＳトランジスタのドレインから出
力するインバータにおいて、 抵抗素子及びキャパシタ素子で構成された接地手段を、
前記ＮチャネルＭＯＳトランジスタのソースと前記接地
電位との間に接続したことを特徴とするインバータ。 - 【請求項２】 請求項１記載のインバータにおいて、 前記抵抗素子は、ゲートが電源電位に接続されたＮチャ
ネルＭＯＳトランジスタで構成されたインバータ。 - 【請求項３】 請求項１記載のインバータにおいて、 前記キャパシタ素子は、ゲートが電源電位に接続された
ＮチャネルＭＯＳキャパシタで構成されたインバータ。 - 【請求項４】 請求項１記載のインバータにおいて、 前記接地手段は、前記抵抗素子が前記ＮチャネルＭＯＳ
トランジスタのソースと接地電位との間に接続され、該
ＮチャネルＭＯＳトランジスタのソースが前記キャパシ
タ素子及び他の抵抗素子を介して電源電位に接続された
構成のインバータ。 - 【請求項５】 入力信号を受信して論理振幅の最大値が
電源電位よりも小さな出力信号を出力する受信手段と、
ドレインがプルアップ手段を介して電源電位に接続され
ソースが接地電位に接続されたＮチャネルＭＯＳトラン
ジスタを有し、該ＮチャネルＭＯＳトランジスタのゲー
トで前記受信手段の出力信号を受信しその論理を反転し
て該ＮチャネルＭＯＳトランジスタのドレインから出力
するインバータを備えた検出手段と、前記検出手段の出
力を駆動してモード信号を出力する駆動手段とで、構成
されたスーパーボルテージ回路において、 抵抗素子及びキャパシタ素子で構成された接地手段を、
前記ＮチャネルＭＯＳトランジスタのソースと前記接地
電位との間に接続したことを特徴とするスーパーボルテ
ージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332157A JPH05167421A (ja) | 1991-12-16 | 1991-12-16 | インバータ及びこれを用いたスーパーボルテージ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332157A JPH05167421A (ja) | 1991-12-16 | 1991-12-16 | インバータ及びこれを用いたスーパーボルテージ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167421A true JPH05167421A (ja) | 1993-07-02 |
Family
ID=18251793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332157A Withdrawn JPH05167421A (ja) | 1991-12-16 | 1991-12-16 | インバータ及びこれを用いたスーパーボルテージ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012213887A (ja) * | 2011-03-31 | 2012-11-08 | Canon Inc | 液体吐出ヘッドおよび液体吐出装置 |
-
1991
- 1991-12-16 JP JP3332157A patent/JPH05167421A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012213887A (ja) * | 2011-03-31 | 2012-11-08 | Canon Inc | 液体吐出ヘッドおよび液体吐出装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6292424B1 (en) | DRAM having a power supply voltage lowering circuit | |
| US5241502A (en) | Data output buffer circuit with precharged bootstrap circuit | |
| US6351426B1 (en) | DRAM having a power supply voltage lowering circuit | |
| KR100231951B1 (ko) | 반도체 집적회로 | |
| US5566120A (en) | Apparatus and method for controlling transistor current leakage | |
| US4161040A (en) | Data-in amplifier for an MISFET memory device having a clamped output except during the write operation | |
| JP4009354B2 (ja) | 内部電源電圧発生器回路 | |
| US4508978A (en) | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits | |
| US6081460A (en) | Integrated circuit devices having voltage level responsive mode-selection circuits therein and methods of operating same | |
| US20010043095A1 (en) | Output circuit | |
| US5696719A (en) | Sense amplified output control circuit | |
| US5517142A (en) | Output buffer with a reduced transient bouncing phenomenon | |
| US4858182A (en) | High speed zero power reset circuit for CMOS memory cells | |
| US5440248A (en) | Power-saver differential input buffer | |
| JPH0289292A (ja) | 半導体メモリ | |
| US5841718A (en) | Use of voltage equalization in signal-sensing circuits | |
| JP3841469B2 (ja) | 内部セル電圧を減少させたｓｒａｍメモリセル | |
| US4959562A (en) | Error prevention circuit with capacitive means | |
| JPH0712902A (ja) | 半導体集積回路 | |
| JPH07239348A (ja) | パワーオンリセット回路及び電源電圧検出回路 | |
| KR0136894B1 (ko) | 반도체 메모리 장치의 버퍼 회로 | |
| JPH05167421A (ja) | インバータ及びこれを用いたスーパーボルテージ回路 | |
| KR0126908B1 (ko) | 스태틱형 반도체 메모리 디바이스 | |
| US6934204B2 (en) | Semiconductor device with reduced terminal input capacitance | |
| US5469385A (en) | Output buffer with boost from voltage supplies |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |