JPH05166812A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH05166812A JPH05166812A JP35110291A JP35110291A JPH05166812A JP H05166812 A JPH05166812 A JP H05166812A JP 35110291 A JP35110291 A JP 35110291A JP 35110291 A JP35110291 A JP 35110291A JP H05166812 A JPH05166812 A JP H05166812A
- Authority
- JP
- Japan
- Prior art keywords
- metal film
- chip
- multilayer metal
- bump
- carrier tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子の構造に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of semiconductor devices.
【０００２】[0002]
【従来の技術】半導体実装技術の中には、金属（Ａｕ、
Ａｌ）製の極細線、いわゆるボンディングワイヤを用い
て電極間を１本ずつ接合するワイヤボンディング技術
と、ボンディングワイヤを用いず且つ電極数やリード数
とは無関係に、一括して電極間の接合を行うワイヤレス
ボンディング技術とがある。そして、ワイヤレスボンデ
ィング技術の代表的なものとしては、ＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式が挙げら
れる。2. Description of the Related Art Among semiconductor mounting technologies, metal (Au,
Al) ultra-fine wire, so-called wire bonding technology for bonding electrodes one by one using bonding wires, and bonding between electrodes collectively without using bonding wires and regardless of the number of electrodes and the number of leads. There is wireless bonding technology to do. A typical wireless bonding technique is TAB (Tape).
An Automated Bonding method can be used.
【０００３】図６は、上述のＴＡＢ方式により実装され
る半導体素子の従来例を示しており、図においては、チ
ップ３１の周縁部に配設された複数の電極パッド（後
述）と、フィルムキャリアテープ（以下、キャリアテー
プと称す）のデバイスホール３２内に突設されたインナ
リード３３とが、バンプ３４を介して電気的に接続され
ている。ここで、キャリアテープは、ポリイミドフィル
ムやポリエステルフィルム等からなるリール状の樹脂テ
ープであり、その両側縁にはテープ搬送用のスプロケッ
ト孔が設けられている。FIG. 6 shows a conventional example of a semiconductor element mounted by the above-mentioned TAB method. In the figure, a plurality of electrode pads (described later) arranged on the peripheral portion of a chip 31 and a film carrier are shown. An inner lead 33 protruding in a device hole 32 of a tape (hereinafter referred to as a carrier tape) is electrically connected via a bump 34. Here, the carrier tape is a reel-shaped resin tape made of a polyimide film, a polyester film, or the like, and sprocket holes for tape transport are provided on both side edges thereof.
【０００４】一方、図７は、従来の半導体素子の要部を
示す側断面図であり、図中の半導体素子３０において
は、能動領域３５の周辺、すなわちチップ３１の周縁部
に、上述した電極パッド３６が配設されている。また、
チップ３１上にはオーバコート膜３７がエッチングによ
り形成されている。更に、電極パッド３６の真上には多
層金属膜３８を介してバンプ３４が形成されている。こ
こで多層金属膜３８は、いわゆるバリヤメタルと呼ばれ
るものであり、Ａｕ／Ｎｉ／Ｔｉ或いはＡｕ／Ｃｕ／Ｃ
ｒなどから組成され、チップ３１上に被着されている。
その中で、Ｎｉ、ＣｒはＡｕ拡散防止の役目を果たして
おり、多層金属膜３８としては、バンプ３４を形成する
際のメッキ電極の役目を果たす。On the other hand, FIG. 7 is a side sectional view showing a main part of a conventional semiconductor device. In the semiconductor device 30 in the drawing, the above-mentioned electrodes are provided around the active region 35, that is, in the peripheral portion of the chip 31. A pad 36 is provided. Also,
An overcoat film 37 is formed on the chip 31 by etching. Further, the bump 34 is formed immediately above the electrode pad 36 with the multilayer metal film 38 interposed therebetween. Here, the multilayer metal film 38 is a so-called barrier metal, and is composed of Au / Ni / Ti or Au / Cu / C.
It is composed of r or the like and is deposited on the chip 31.
Among them, Ni and Cr play a role of preventing Au diffusion, and the multilayer metal film 38 plays a role of a plating electrode when the bump 34 is formed.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体素子３０においては、チップ３１周縁部に配
設された電極パッド３６の真上にバンプ３４が形成され
ているため、電極パッド３６の数が増えるに従ってチッ
プ面積が大きくなり、それに対応してデバイスホール３
２も拡大されるので、キャリアテープ上の部品レイアウ
トの自由度が減少したり、キャリアテープに対する半導
体素子の実装密度が低下するなどの問題が生じる。However, in the conventional semiconductor element 30 described above, since the bumps 34 are formed right above the electrode pads 36 arranged in the peripheral portion of the chip 31, the number of electrode pads 36 is increased. As the number of chips increases, the chip area also increases.
Since 2 is also enlarged, there are problems that the degree of freedom of component layout on the carrier tape is reduced, the mounting density of semiconductor elements on the carrier tape is reduced, and the like.
【０００６】本発明は上記問題を解決するためになされ
たもので、キャリアテープに対してより高密度に実装す
ることが可能な半導体素子を提供することを目的とす
る。The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor element which can be mounted on a carrier tape with higher density.
【０００７】[0007]
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、チップの周縁部に配設さ
れる複数の電極パッドと、その電極パッドに接する状態
で被着される多層金属膜と、その多層金属膜上に形成さ
れるバンプとを有するものであって、上記多層金属膜は
チップの周縁部から中心側に向けて延設され、且つその
多層金属膜の延出端にバンプが形成された半導体素子で
ある。SUMMARY OF THE INVENTION The present invention has been made to achieve the above object, and a plurality of electrode pads arranged on the peripheral portion of a chip and a plurality of electrode pads are attached in contact with the electrode pads. A multi-layer metal film and a bump formed on the multi-layer metal film, wherein the multi-layer metal film extends from the peripheral portion of the chip toward the center side, and the multi-layer metal film extends. It is a semiconductor device having a bump formed at the projecting end.
【０００８】[0008]
【作用】本発明の半導体素子においては、チップの周縁
部から中心側に向けて延設された多層金属膜の延出端に
バンプが形成されているので、多層金属膜を延出させた
分だけキャリアテープのデバイスホールが縮小され、も
って、キャリアテープのパターン領域が拡大される。In the semiconductor element of the present invention, since the bump is formed at the extension end of the multilayer metal film extending from the peripheral portion of the chip toward the center side, the amount of extension of the multilayer metal film is Only the device hole of the carrier tape is reduced, and thus the pattern area of the carrier tape is enlarged.
【０００９】[0009]
【実施例】図１は本発明の実施例を示す平面図であり、
図２はその要部を示す側断面図である。まず、本実施例
の半導体素子１０の構成においては、チップ１１の周縁
部に複数の電極パッド１２が配設されており、更にチッ
プ１１上には各々の電極パッド１２に接する状態で多層
金属膜１３が被着されている。また、個々の多層金属膜
１３上にはＡｕを素材としたバンプ１４が形成されてお
り、このバンプ１４は、上述の電極パッド１２とキャリ
アテープのデバイスホール１５内に突設されたインナリ
ード１６とを電気的に接続させるためのものである。加
えて、本実施例の半導体素子１０においては、例えば左
右端の電極パッド１２に接する多層金属膜１３が、チッ
プ１１の周縁部から中心側に向けて延設され、その延出
端１３ａにバンプ１４が形成されている。これにより、
左右端の電極パッド１２に対応するバンプ１４は、半導
体素子１０の能動領域１７上、すなわちチップ１１の中
心寄りに配置される。FIG. 1 is a plan view showing an embodiment of the present invention,
FIG. 2 is a side sectional view showing the main part thereof. First, in the structure of the semiconductor device 10 of the present embodiment, a plurality of electrode pads 12 are arranged on the peripheral portion of the chip 11, and further, on the chip 11, the multilayer metal film is in contact with each electrode pad 12. 13 is applied. Moreover, bumps 14 made of Au are formed on each of the multilayer metal films 13, and the bumps 14 are formed on the electrode pads 12 and the inner leads 16 protruding from the device holes 15 of the carrier tape. And to electrically connect with. In addition, in the semiconductor device 10 of the present embodiment, for example, the multilayer metal film 13 in contact with the electrode pads 12 at the left and right ends is extended from the peripheral portion of the chip 11 toward the center side, and bumps are formed at the extended ends 13a. 14 is formed. This allows
The bumps 14 corresponding to the left and right electrode pads 12 are arranged on the active region 17 of the semiconductor element 10, that is, near the center of the chip 11.
【００１０】ここで、本実施例におけるバンプ形成の製
造工程を、図３及び図４を用いて説明する。まず、第１
の工程（図３上段）では、オーバコート膜１８が形成さ
れたチップ１１上に、スパッタ蒸着等により多層金属膜
（バリヤメタル）１３を被着する。次いで、第２の工程
（図３中段）では、先に被着させた多層金属膜１３上に
厚さ２０μｍ程度のフォトレジスト膜１９を形成すると
ともに、チップ１１の周縁部から所定寸法離れた位置に
バンプ形成用の孔２０を形成する。続いて、第３の工程
（図３下段）では、電解めっき法等により多層金属膜１
３を一方の電極として、バンプ形成用の孔２０にバンプ
１４を成長させる。その際、バンプ１４が孔２０からは
み出ないように、バンプ１４の形成高さを１５〜１６μ
ｍとする。Here, the manufacturing process for forming bumps in this embodiment will be described with reference to FIGS. First, the first
In the process (1) (upper part of FIG. 3), the multilayer metal film (barrier metal) 13 is deposited on the chip 11 on which the overcoat film 18 is formed by sputter deposition or the like. Next, in a second step (middle stage of FIG. 3), a photoresist film 19 having a thickness of about 20 μm is formed on the multilayer metal film 13 previously deposited, and at a position separated from the peripheral edge of the chip 11 by a predetermined dimension. A hole 20 for forming a bump is formed in. Subsequently, in the third step (lower part of FIG. 3), the multilayer metal film 1 is formed by electrolytic plating or the like.
Using 3 as one electrode, the bump 14 is grown in the hole 20 for bump formation. At that time, the formation height of the bump 14 is set to 15 to 16 μm so that the bump 14 does not protrude from the hole 20.
m.
【００１１】更に、第４の工程（図４上段）では、バン
プ１４の形成により不要になったフォトレジスト膜１９
（図３）を除去する。次いで、第５の工程（図４中段）
では、バンプ１４の上方から新たにフォトレジスト膜２
１を塗布し、多層金属膜１３をエッチングするためのパ
ターンを形成する。そして、最後の第６の工程では、必
要な部分だけを残して多層金属膜１３のエッチングを行
うとともに、先の第５工程で塗布したフォトレジスト膜
２１を除去する。以上の製造工程により、多層金属膜１
３の延出端１３ａにバンプ１４が形成され、且つそのバ
ンプ１４は、半導体素子１０の能動領域１７上、この場
合はチップ１１の中心寄りに配置される。Further, in the fourth step (upper part of FIG. 4), the photoresist film 19 which has become unnecessary due to the formation of the bumps 14 is formed.
(FIG. 3) is removed. Then, the fifth step (middle part of FIG. 4)
Then, the photoresist film 2 is newly added from above the bump 14.
1 is applied to form a pattern for etching the multilayer metal film 13. Then, in the final sixth step, the multilayer metal film 13 is etched leaving only the necessary portions, and the photoresist film 21 applied in the previous fifth step is removed. Through the above manufacturing process, the multilayer metal film 1
A bump 14 is formed on the extended end 13a of the semiconductor chip 3, and the bump 14 is arranged on the active region 17 of the semiconductor element 10, in this case, near the center of the chip 11.
【００１２】このようにしてバンプ１４がチップ１１の
中心寄りに配置されると、図１に示すハッチング部分の
面積分だけキャリアテープのデバイスホール１５が縮小
される。これにより、キャリアテープのパターン領域が
拡大されるため、キャリアテープ上の部品レイアウトの
自由度が増すとともに、キャリアテープにより多くの半
導体素子１０を実装することが可能となり、もって、キ
ャリアテープに対する半導体素子の実装密度が高められ
る。When the bumps 14 are arranged closer to the center of the chip 11 in this way, the device hole 15 of the carrier tape is reduced by the area of the hatched portion shown in FIG. As a result, the pattern area of the carrier tape is expanded, so that the degree of freedom in the layout of components on the carrier tape is increased, and more semiconductor elements 10 can be mounted on the carrier tape. The packaging density can be increased.
【００１３】また、本実施例の半導体素子１０において
は、チップ１１の左右端に配設された電極パッド１２が
単に中継端子としてのみ機能するようになるため、従来
よりも電極パッドの大きさを小さくすることができる。
すなわち、図５（ａ）に示すように電極パッド２２の真
上にバンプ２３を形成する場合は、１００μｍ角の大き
さの電極パッド２２を必要としていたが、電極パッドが
中継端子として機能する場合は、図５（ｂ）に示すよう
に多層金属膜２４の延出方向Ｘに対して電極パッド２５
の寸法Ｌを例えば２０μｍに設定しても全く問題になら
ない。したがって、本実施例の半導体素子１０では、左
右方向のチップ幅を合計１６０μｍ程度小さくすること
が可能となる。Further, in the semiconductor element 10 of this embodiment, the electrode pads 12 arranged at the left and right ends of the chip 11 function only as relay terminals, so that the size of the electrode pad is smaller than that of the conventional one. Can be made smaller.
That is, when the bump 23 is formed right above the electrode pad 22 as shown in FIG. 5A, the electrode pad 22 having a size of 100 μm square is required, but when the electrode pad functions as a relay terminal. Is the electrode pad 25 in the extending direction X of the multilayer metal film 24 as shown in FIG.
Setting the dimension L of 20 μm to 20 μm does not pose any problem. Therefore, in the semiconductor device 10 of the present embodiment, the total chip width in the left-right direction can be reduced by about 160 μm.
【００１４】尚、本実施例の説明では、多層金属膜１３
の延出端１３ａに形成されるバンプ１４をチップ１１の
中心寄りに配置するとしたが、本発明はこれに限るもの
ではない。すなわち、本発明においては、バンプ形成の
製造工程にてバンプ形成位置を自由に設定することがで
きるため、バンプの配置を、例えばチップの上寄りや下
寄り、或いは左寄りや右寄りに設定することも可能であ
る。In the description of this embodiment, the multilayer metal film 13 is used.
The bumps 14 formed on the extended end 13a of the chip 11 are arranged near the center of the chip 11, but the present invention is not limited to this. That is, in the present invention, since the bump formation position can be freely set in the bump formation manufacturing process, it is possible to set the bump arrangement to, for example, the upper side or the lower side of the chip, or the left side or the right side. It is possible.
【００１５】[0015]
【発明の効果】以上、説明したように本発明によれば、
チップの周縁部から中心側に向けて延設された多層金属
膜の延出端にバンプが形成されているので、多層金属膜
を延出させた分だけキャリアテープのパターン領域が拡
大される。これにより、キャリアテープ上の部品レイア
ウトの自由度が増すとともに、キャリアテープに対する
半導体素子の実装密度が高められる。As described above, according to the present invention,
Since the bumps are formed at the extension ends of the multilayer metal film extending from the peripheral edge of the chip toward the center side, the pattern area of the carrier tape is expanded by the amount of extension of the multilayer metal film. As a result, the degree of freedom in the layout of components on the carrier tape is increased, and the packing density of semiconductor elements on the carrier tape is increased.
【００１６】また、本発明においては、多層金属膜の延
出端にバンプを形成することで、それに対応する電極パ
ッドの大きさを小さくすることができる。その結果、従
来よりもチップ面積を小さくすることが可能となり、も
って半導体素子としての小型、軽量化が図られる。In the present invention, the bumps are formed on the extension ends of the multilayer metal film, so that the size of the electrode pad corresponding to the bumps can be reduced. As a result, the chip area can be made smaller than in the past, so that the size and weight of the semiconductor element can be reduced.
【図１】本発明の実施例を示す平面図である。FIG. 1 is a plan view showing an embodiment of the present invention.
【図２】実施例の要部を示す側断面図である。FIG. 2 is a side sectional view showing a main part of the embodiment.
【図３】製造工程の説明図（その１）である。FIG. 3 is an explanatory diagram (1) of a manufacturing process.
【図４】製造工程の説明図（その２）である。FIG. 4 is an explanatory view (No. 2) of the manufacturing process.
【図５】電極パッドの大きさの比較図である。FIG. 5 is a comparison diagram of electrode pad sizes.
【図６】従来例を示す平面図である。FIG. 6 is a plan view showing a conventional example.
【図７】従来例の要部を示す側断面図である。FIG. 7 is a side sectional view showing a main part of a conventional example.
１０ 半導体素子 １１ チップ １２ 電極パッド １３ 多層金属膜（バリヤメタル） １４ バンプ 10 Semiconductor Element 11 Chip 12 Electrode Pad 13 Multilayer Metal Film (Barrier Metal) 14 Bump
Claims (1)
パッドと、その電極パッドに接する状態で被着される多
層金属膜と、その多層金属膜上に形成されるバンプとを
有する半導体素子において、 前記多層金属膜は前記チップの周縁部から中心側に向け
て延設され、且つその多層金属膜の延出端に前記バンプ
が形成されたことを特徴とする半導体素子。1. A semiconductor having a plurality of electrode pads arranged on a peripheral portion of a chip, a multilayer metal film deposited in contact with the electrode pads, and bumps formed on the multilayer metal film. In the element, the multi-layer metal film is extended from the peripheral portion of the chip toward the center side, and the bump is formed at the extension end of the multi-layer metal film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110291A JP3146580B2 (en) | 1991-12-11 | 1991-12-11 | Semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35110291A JP3146580B2 (en) | 1991-12-11 | 1991-12-11 | Semiconductor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166812A true JPH05166812A (en) | 1993-07-02 |
| JP3146580B2 JP3146580B2 (en) | 2001-03-19 |
Family
ID=18415069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35110291A Expired - Lifetime JP3146580B2 (en) | 1991-12-11 | 1991-12-11 | Semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146580B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102466A (en) * | 1994-09-30 | 1996-04-16 | Nec Corp | Manufacture of semiconductor device and semiconductor wafer |
| US5920115A (en) * | 1995-06-16 | 1999-07-06 | Hitachi, Ltd. | Semiconductor device and display unit using the semiconductor device and notebook-size personal computer |
| WO2009099145A1 (en) * | 2008-02-08 | 2009-08-13 | Hitachi Chemical Company, Ltd. | Semiconductor chip and packaging method of semiconductor chip |
-
1991
- 1991-12-11 JP JP35110291A patent/JP3146580B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102466A (en) * | 1994-09-30 | 1996-04-16 | Nec Corp | Manufacture of semiconductor device and semiconductor wafer |
| USRE39603E1 (en) | 1994-09-30 | 2007-05-01 | Nec Corporation | Process for manufacturing semiconductor device and semiconductor wafer |
| US5920115A (en) * | 1995-06-16 | 1999-07-06 | Hitachi, Ltd. | Semiconductor device and display unit using the semiconductor device and notebook-size personal computer |
| WO2009099145A1 (en) * | 2008-02-08 | 2009-08-13 | Hitachi Chemical Company, Ltd. | Semiconductor chip and packaging method of semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146580B2 (en) | 2001-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6818998B2 (en) | Stacked chip package having upper chip provided with trenches and method of manufacturing the same | |
| JP3351706B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100470386B1 (en) | Multi-chip Package | |
| US6818976B2 (en) | Bumped chip carrier package using lead frame | |
| US6541848B2 (en) | Semiconductor device including stud bumps as external connection terminals | |
| JP4601892B2 (en) | Semiconductor device and bump manufacturing method of semiconductor chip | |
| JPH08181275A (en) | Packaging method for semiconductor device and package therefor | |
| US7226814B2 (en) | Semiconductor package device and method for fabricating the same | |
| JP2002217354A (en) | Semiconductor device | |
| US20040089946A1 (en) | Chip size semiconductor package structure | |
| EP1003209A1 (en) | Process for manufacturing semiconductor device | |
| JP2008109138A (en) | Stacked chip package and method for forming the same | |
| JPH05166812A (en) | Semiconductor device | |
| US20070108609A1 (en) | Bumped chip carrier package using lead frame and method for manufacturing the same | |
| US20070035022A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2982703B2 (en) | Semiconductor package and manufacturing method thereof | |
| JP3458056B2 (en) | Semiconductor device and its mounting body | |
| KR20000042665A (en) | Chip size package and fabrication method thereof | |
| EP0526147A2 (en) | Film-carrier type semiconductor device and process for fabricating the same | |
| JP3692353B2 (en) | Assembling method of semiconductor device | |
| JPH0640559B2 (en) | Method for forming transfer bump substrate | |
| JP3632719B2 (en) | Lead frame and lead frame manufacturing method | |
| JP5191688B2 (en) | Manufacturing method of semiconductor device | |
| KR100808586B1 (en) | Stack type package | |
| JPH04118958A (en) | Multilayered wiring board for surface mounting |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |