JPH05166399A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 製品完成後もメモリセルのプレート電圧依存
性を容易に測定しうるダイナミック型ＲＡＭ等の半導体
記憶装置を実現し製品完成後のダイナミック型ＲＡＭ等
の不良解析及び特性評価等の所要時間を短縮し、試料破
損を防止する。 【構成】 プレート電圧発生回路ＶＰＬＧを備えるダイ
ナミック型ＲＡＭ等に、ＰチャンネルＭＯＳＦＥＴＱ１
とＮチャンネルＭＯＳＦＥＴＱ１１からなり、ダイナミ
ック型ＲＡＭが通常の動作モードで内部制御信号ＴＭ２
がロウレベルのとき電圧発生回路ＶＧよりの定電圧ＨＶ
Ｃをプレート電圧ＶＰＬとしてメモリアレイＭＡＲＹを
構成するダイナミック型メモリセルの情報蓄積キャパシ
タのプレート電極に供給し、ダイナミック型ＲＡＭがプ
レート電圧試験モードで内部制御信号ＴＭ２がハイレベ
ルのときアドレス入力端子Ａｉよりの試験プレート電圧
を情報蓄積キャパシタのプレート電極に供給する選択回
路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、プレート電圧発生回路を備えるダイナミッ
ク型ＲＡＭ（ランダムアクセスメモリ）等に利用して特
に有効な技術に関するものである。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴからなるダイナミック型メモリセルが格子状
に配置されてなるメモリアレイと、例えば回路の電源電
圧の二分の一の電位とされるプレート電圧を形成して情
報蓄積キャパシタのプレート電極に供給するプレート電
圧発生回路とを具備するダイナミック型ＲＡＭがある。
また、このようなダイナミック型ＲＡＭのウェハ状態で
の機能試験を効率的に行う一つの手段として、プレート
電圧発生回路により形成されるプレート電圧に代えて任
意の試験プレート電圧を情報蓄積キャパシタのプレート
電極に供給するためのテストパッドを設ける方法が提案
されている。

【０００３】試験プレート電圧を供給するためのテスト
パッドを備えるダイナミック型ＲＡＭについて、例え
ば、特開昭６２−１２１９９５号に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載されるダイ
ナミック型ＲＡＭにおいて、試験プレート電圧を供給す
るためのテストパッドは、外部端子とのボンディング処
理が行われず、製品完成後はパッケージ用樹脂によって
封止される。このため、製品完成後、不良解析や特性評
価等のためにメモリセルのプレート電圧依存性等を測定
する必要が生じた場合には、比較的長い時間をかけてパ
ッケージ用樹脂に穴あけし、テストパッドへの針あてを
可能にしなくてはならない。このことは、製品完成後に
おけるダイナミック型ＲＡＭの不良解析や特性評価等に
要する時間をいたずらに増大させ、また穴あけ作業にと
もなう試料破損を招く原因となっている。

【０００５】この発明の目的は、製品完成後もメモリセ
ルのプレート電圧依存性を容易に測定しうるダイナミッ
ク型ＲＡＭ等の半導体記憶装置を提供することにある。
この発明の他の目的は、製品完成後におけるダイナミッ
ク型ＲＡＭ等の不良解析及び特性評価等の所要時間を短
縮し、試料破損を防止することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、プレート電圧発生回路を備え
るダイナミック型ＲＡＭ等に、通常の動作モードにおい
てプレート電圧発生回路により形成されるプレート電圧
をダイナミック型メモリセルの情報蓄積キャパシタのプ
レート電極に伝達し、所定のテストモードにおいて所定
の外部端子から供給される試験プレート電圧を情報蓄積
キャパシタのプレート電極に伝達する選択回路を設け
る。

【０００８】

【作用】上記手段によれば、製品完成後も、パッケージ
用樹脂に穴あけすることなく、外部端子からメモリセル
の情報蓄積キャパシタのプレート電極に任意の試験プレ
ート電圧を供給でき、メモリセルのプレート電圧依存性
を容易に測定できる。その結果、製品完成後におけるダ
イナミック型ＲＡＭ等の不良解析及び特性評価等に要す
る時間を短縮し、試料破損を防止することができる。

【０００９】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）の一実施例のブロック図が示さ
れている。また、図２には、図１のダイナミック型ＲＡ
Ｍに含まれるメモリアレイＭＡＲＹ及びセンスアンプＳ
Ａの一実施例の回路図が示されている。これらの図をも
とに、まずこの実施例のダイナミック型ＲＡＭの構成及
び動作の概要について説明する。なお、図２の回路素子
ならびに図１の各ブロックを構成する回路素子は、公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上に形成される。また、以下の
回路図において、そのチャネル（バックゲート）部に矢
印が付されるＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）はＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成とする。メモリアレ
イＭＡＲＹは、図２に示されるように、同図の垂直方向
に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、水平方向に平行して配置されるｎ＋１組の相補ビッ
ト線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビットＢ０
と反転ビット線Ｂ０Ｂとをあわせて相補ビット線Ｂ０＊
のように＊を付して表す。また、それが有効とされると
き選択的にロウレベルとされるいわゆる反転信号又は反
転信号線等については、その名称の末尾にＢを付して表
す。以下同様）とを含む。これらのワード線及び相補ビ
ット線の交点には、情報蓄積キャパシタ及びアドレス選
択ＭＯＳＦＥＴからなる（ｍ＋１）×（ｎ＋１）個のダ
イナミック型メモリセルが格子状に配置される。なお、
図２には、相補ビット線Ｂ０＊〜Ｂｎ＊のうち４本の相
補ビット線Ｂ０＊〜Ｂ３＊のみが例示される。

【００１１】メモリアレイＭＡＲＹの同一の行に配置さ
れるｎ＋１個のダイナミック型メモリセルのアドレス選
択ＭＯＳＦＥＴのドレインは、対応する相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規則性を
もって交互に結合される。また、メモリアレイＭＡＲＹ
の同一の列に配置されるｍ＋１個のダイナミック型メモ
リセルのアドレス選択ＭＯＳＦＥＴのゲートは、対応す
るワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。メモ
リアレイＭＡＲＹを構成するすべてのダイナミック型メ
モリセルの情報蓄積キャパシタのプレート電極には、プ
レート電圧発生回路ＶＰＬＧから所定のプレート電圧Ｖ
ＰＬが共通に供給される。なお、ダイナミック型ＲＡＭ
が通常の動作モードとされるとき、プレート電圧ＶＰＬ
の電位は回路の電源電圧の二分の一とされる。

【００１２】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢから最上位ビットを除くｉ
ビットの内部アドレス信号Ｘ０〜Ｘｉ−１が供給され、
タイミング発生回路ＴＧから内部制御信号ＸＤＧが供給
される。また、ＸアドレスバッファＸＢには、アドレス
入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜Ａ
Ｘｉが時分割的に供給され、タイミング発生回路ＴＧか
ら内部制御信号ＸＬが供給される。

【００１３】ＸアドレスデコーダＸＤは、上記内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、メモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗ
ｍを択一的にハイレベルの選択状態とする。

【００１４】一方、ＸアドレスバッファＸＢは、アドレ
ス入力端子Ａ０〜Ａｉを介して時分割的に供給されるＸ
アドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従っ
て取り込み・保持するとともに、これらのＸアドレス信
号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成する。こ
のうち、最上位ビットの内部アドレス信号Ｘｉはデータ
入出力試験回路ＩＯＴＣに供給され、その他の内部アド
レス信号Ｘ０〜Ｘｉ−１はＸアドレスデコーダＸＤに供
給される。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡの対応
する単位回路に結合される。センスアンプＳＡは、図２
に例示されるように、メモリアレイＭＡＲＹの相補ビッ
ト線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単
位回路を備える。センスアンプの各単位回路は、一対の
ＣＭＯＳインバータが交差結合されてなる単位増幅回路
と、これらの単位増幅回路の非反転又は反転入出力ノー
ドと相補共通データ線ＣＤ０＊〜ＣＤ３＊との間に設け
られるスイッチＭＯＳＦＥＴＱ３及びＱ４とをそれぞれ
含む。各単位増幅回路を構成するＮチャンネルＭＯＳＦ
ＥＴのソースはコモンソース線ＳＮに共通結合され、Ｐ
チャンネルＭＯＳＦＥＴのソースはコモンソース線ＳＰ
に共通結合される。また、各スイッチＭＯＳＦＥＴのゲ
ートは４対おきに共通結合され、ＹアドレスデコーダＹ
Ｄから対応するビット線選択信号ＹＳ０〜ＹＳｓが供給
される。なお、これらのビット線選択信号の数ｓ＋１
が、 ｓ＋１＝（ｎ＋１）／４ となることは言うまでもない。

【００１６】センスアンプＳＡの各単位増幅回路は、コ
モンソース線ＳＮ及びＳＰを介して回路の接地電位及び
電源電圧が供給されることで、選択的にかつ一斉に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
されるｎ＋１個のメモリセルから対応する相補ビット線
Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号を
増幅し、ハイレベル又はロウレベルの２値読み出し信号
とする。一方、センスアンプＳＡの各対のスイッチＭＯ
ＳＦＥＴは、対応するビット線選択信号ＹＳ０〜ＹＳｓ
がハイレベルとされることで選択的にかつ４対ずつ同時
にオン状態となり、メモリアレイＭＡＲＹの対応する４
組の相補ビット線Ｂ０＊〜Ｂｎ＊と相補共通データ線Ｃ
Ｄ０＊〜ＣＤ３＊とを選択的に接続状態とする。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから最上位ビットを除くｉビットの内部ア
ドレス信号Ｙ０〜Ｙｉ−１が供給され、タイミング発生
回路ＴＧから内部制御信号ＹＤＧが供給される。Ｙアド
レスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを
介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給
され、タイミング発生回路ＴＧから内部制御信号ＹＬが
供給される。

【００１８】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｙアドレスデコー
ダＹＤは、内部アドレス信号Ｙ０〜Ｙｉ−１をデコード
して、対応する上記ビット線選択信号ＹＳ０〜ＹＳｓを
択一的にハイレベルとする。

【００１９】一方、ＹアドレスバッファＹＢは、アドレ
ス入力端子Ａ０〜Ａｉを介して時分割的に供給されるＹ
アドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従っ
て取り込み・保持するとともに、これらのＹアドレス信
号をもとに内部アドレス信号Ｙ０〜Ｙｉを形成する。こ
のうち、最上位ビットの内部アドレス信号Ｙｉはデータ
入出力試験回路ＩＯＴＣに供給され、残りの内部アドレ
ス信号Ｙ０〜Ｙｉ−１はＹアドレスデコーダＹＤに供給
される。

【００２０】ところで、この実施例のダイナミック型Ｒ
ＡＭでは、最上位ビットのＸアドレス信号ＡＸｉ及びＹ
アドレス信号ＡＹｉが時分割的に供給されるアドレス入
力端子Ａｉが、プレート電圧発生回路ＶＰＬＧにも結合
される。このプレート電圧発生回路ＶＰＬＧには、タイ
ミング発生回路ＴＧから内部制御信号ＴＭ２が供給さ
れ、その出力信号は、プレート電圧ＶＰＬとして、メモ
リアレイＭＡＲＹを構成するダイナミック型メモリセル
の情報蓄積キャパシタのプレート電極に共通に供給され
る。なお、内部制御信号ＴＭ２は、ダイナミック型ＲＡ
Ｍがメモリセルのプレート電圧依存性を測定するための
プレート電圧試験モードとされるとき、選択的にハイレ
ベルとされる。このプレート電圧試験モードは、特に制
限されないが、カラムアドレスストローブ信号ＣＡＳＢ
及びライトイネーブル信号ＷＥＢがロウアドレスストロ
ーブ信号ＲＡＳＢに先立ってロウレベルとされるいわゆ
るＷＣＢＲサイクルが実行されかつ所定のアドレス入力
端子に回路の電源電圧を超える所定の高電圧が供給され
ることによって選択的に指定され、多ビットテストモー
ドを利用することによって効率的に実施される。

【００２１】プレート電圧発生回路ＶＰＬＧは、ダイナ
ミック型ＲＡＭが通常の動作モードとされ内部制御信号
ＴＭ２がロウレベルとされるとき、回路の電源電圧をも
とにその二分の一の電位とされるプレート電圧ＶＰＬを
形成し、メモリアレイＭＡＲＹを構成するダイナミック
型メモリセルの情報蓄積キャパシタのプレート電極に供
給する。ダイナミック型ＲＡＭがプレート電圧試験モー
ドとされ内部制御信号ＴＭ２がハイレベルとされると
き、プレート電圧発生回路ＶＰＬＧは、アドレス入力端
子Ａｉを介して供給される試験プレート電圧をプレート
電圧ＶＰＬとして情報蓄積キャパシタのプレート電極に
供給する。プレート電圧発生回路ＶＰＬＧの具体的な回
路構成と動作については、後で詳細に説明する。

【００２２】相補共通データ線ＣＤ０＊〜ＣＤ３＊は、
データ入出力試験回路ＩＯＴＣに結合される。データ入
出力試験回路ＩＯＴＣは、特に制限されないが、相補共
通データ線ＣＤ０＊〜ＣＤ３＊に対応して設けられるそ
れぞれ４個のライトアンプ及びメインアンプと、これら
の相補共通データ線に共通に設けられるデータ入力バッ
ファ及びデータ出力バッファならびにデータ選択回路及
び多ビットテスト回路とを含む。このうち、各ライトア
ンプの入力端子は、データ入力バッファの出力端子に共
通に結合され、その出力端子は、対応する相補共通デー
タ線ＣＤ０＊〜ＣＤ３＊にそれぞれ結合される。これら
のライトアンプには、最上位ビットの内部アドレス信号
Ｘｉ及びＹｉをデコードすることによって形成される４
ビットのアンプ選択信号がそれぞれ供給される。データ
入力バッファの入力端子は、データ入力端子Ｄｉｎに結
合される。

【００２３】一方、データ入出力試験回路ＩＯＴＣに設
けられる４個のメインアンプの入力端子は、対応する相
補共通データ線ＣＤ０＊〜ＣＤ３＊にそれぞれ結合さ
れ、その出力端子は、多ビットテスト回路に結合される
とともに、データ選択回路を介してデータ出力バッファ
の入力端子に結合される。多ビットテスト回路には、タ
イミング発生回路ＴＧから内部制御信号ＴＭ１が供給さ
れ、データ選択回路には上記アンプ選択信号が供給され
る。データ出力バッファの出力端子は、データ出力端子
Ｄｏｕｔに結合される。なお、アンプ選択信号は、ダイ
ナミック型ＲＡＭが通常の書き込みモード又は読み出し
モードとされるとき、内部アドレス信号Ｘｉ及びＹｉに
従って択一的にハイレベルとされ、ダイナミック型ＲＡ
Ｍが多ビットテストモードとされるとき、これらの内部
アドレス信号に関係なく一斉にハイレベルとされる。ま
た、内部制御信号ＴＭ１は、ダイナミック型ＲＡＭが多
ビットテストモードとされるとき選択的にハイレベルと
される。

【００２４】データ入出力試験回路ＩＯＴＣのデータ入
力バッファは、ダイナミック型ＲＡＭが通常の書き込み
モードとされるとき、データ入力端子Ｄｉｎを介して供
給される書き込みデータを取り込み、４個のライトアン
プに伝達する。これらのライトアンプは、対応するアン
プ選択信号がハイレベルとされることで択一的に動作状
態とされ、データ入力バッファから供給される書き込み
データを所定の相補書き込み信号として、対応する相補
共通データ線ＣＤ０＊〜ＣＤ３＊からメモリアレイＭＡ
ＲＹの選択された１個のメモリセルに書き込む。ダイナ
ミック型ＲＡＭが多ビットテストモードによる書き込み
モードとされるとき、データ入出力試験回路ＩＯＴＣの
ライトアンプは一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択された４個のメモリセルに対する書き込み
動作を実行する。

【００２５】一方、データ入出力試験回路ＩＯＴＣに設
けられる４個のメインアンプは、ダイナミック型ＲＡＭ
が通常の読み出しモードとされるとき、メモリアレイＭ
ＡＲＹの選択された４個のメモリセルから相補共通デー
タ線ＣＤ０＊〜ＣＤ３＊を介して出力される読み出し信
号をさらに増幅して、データ選択回路に伝達する。これ
らの読み出し信号は、データ選択回路からアンプ選択信
号に従って択一的にデータ出力バッファに伝達され、デ
ータ出力端子Ｄｏｕｔを介して外部に送出される。ダイ
ナミック型ＲＡＭが多ビットテストモードによる読み出
しモードとされるとき、各メインアンプから出力される
読み出し信号は多ビットテスト回路によって４ビットず
つ比較照合された後、その結果がデータ出力バッファか
らデータ出力端子Ｄｏｕｔを介して出力される。

【００２６】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成して、ダイナミック型ＲＡＭの各
部に供給する。

【００２７】図３には、図１のダイナミック型ＲＡＭに
含まれるプレート電圧発生回路ＶＰＬＧの一実施例の回
路ブロック図が示されている。同図をもとに、この実施
例のダイナミック型ＲＡＭのプレート電圧発生回路ＶＰ
ＬＧの構成と動作ならびにその特徴について説明する。

【００２８】図３において、この実施例のプレート電圧
発生回路ＶＰＬＧは、電圧発生回路ＶＧと、Ｐチャンネ
ルＭＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴＱ１
１からなる選択回路とを含む。このうち、電圧発生回路
ＶＧは、回路の電源電圧ＶＣＣをもとに、その電位が回
路の電源電圧ＶＣＣの二分の一すなわちＶＣＣ／２とさ
れる定電圧ＨＶＣを形成する。

【００２９】次に、選択回路を構成するＭＯＳＦＥＴＱ
１のソースは、上記電圧発生回路ＶＧの出力端子ＨＶＣ
に結合され、そのドレインは、プレート電圧発生回路Ｖ
ＰＬＧの出力端子ＶＰＬに結合される。また、ＭＯＳＦ
ＥＴＱ１１のドレインは、最上位ビットのアドレス入力
端子Ａｉに結合され、そのソースは、プレート電圧発生
回路ＶＰＬＧの出力端子ＶＰＬに共通結合される。これ
らのＭＯＳＦＥＴのゲートは共通結合され、タイミング
発生回路ＴＧから内部制御信号ＴＭ２が供給される。内
部制御信号ＴＭ２は、前述のように、ダイナミック型Ｒ
ＡＭが通常の動作モードとされるときロウレベルとさ
れ、プレート電圧試験モードとされるときハイレベルと
される。このプレート電圧試験モードにおいて、ダイナ
ミック型ＲＡＭは多ビットテストモードとされ、アドレ
ス入力端子としては不要となるアドレス入力端子Ａｉに
は、所定の試験プレート電圧が供給される。

【００３０】ダイナミック型ＲＡＭが通常の動作モード
とされ内部制御信号ＴＭ２がロウレベルとされるとき、
プレート電圧発生回路ＶＰＬＧでは、ＭＯＳＦＥＴＱ１
がオン状態とされ、ＭＯＳＦＥＴＱ１１はオフ状態とさ
れる。このため、電圧発生回路ＶＧによって形成される
定電圧ＨＶＣが、プレート電圧ＶＰＬとしてメモリアレ
イＭＡＲＹの各ダイナミック型メモリセルを構成する情
報蓄積キャパシタのプレート電極に共通に供給される。

【００３１】一方、ダイナミック型ＲＡＭがプレート電
圧試験モードとされ内部制御信号ＴＭ２がハイレベルと
されると、プレート電圧発生回路ＶＰＬＧではＭＯＳＦ
ＥＴＱ１がオフ状態とされ、代わってＭＯＳＦＥＴＱ１
１がオン状態とされる。このため、電圧発生回路ＶＧに
より形成される定電圧ＨＶＣに代わって、アドレス入力
端子Ａｉから供給される試験プレート電圧が、プレート
電圧ＶＰＬとして情報蓄積キャパシタのプレート電極に
共通に供給される。

【００３２】以上のことから、この実施例のダイナミッ
ク型ＲＡＭでは、プレート電圧試験モードを指定するこ
とにより、外部端子として設けられるアドレス入力端子
ＡｉからメモリアレイＭＡＲＹを構成する各ダイナミッ
ク型メモリセルの情報蓄積キャパシタのプレート電極に
任意のプレート電圧ＶＰＬを供給でき、メモリセルのプ
レート電圧依存性を容易に測定することができる。言う
までもなく、このプレート電圧試験モードはパッケージ
用樹脂に穴あけすることなく実施できるため、これによ
って製品完成後におけるダイナミック型ＲＡＭ等の不良
解析及び特性評価等に要する時間を短縮し、試料破損を
防止できるものとなる。

【００３３】以上の本実施例に示されるように、この発
明をプレート電圧発生回路を備えるダイナミック型ＲＡ
Ｍ等の半導体記憶装置に適用することで、次のような作
用効果が得られる。すなわち、 （１）プレート電圧発生回路を備えるダイナミック型Ｒ
ＡＭ等に、通常の動作モードにおいてプレート電圧発生
回路により形成されるプレート電圧をメモリセルの情報
蓄積キャパシタのプレート電極に伝達し、所定のテスト
モードにおいて所定の外部端子から供給される試験プレ
ート電圧を情報蓄積キャパシタのプレート電極に伝達す
る選択回路を設けることで、製品完成後も、パッケージ
用樹脂に穴あけすることなく、外部端子を介して任意の
試験プレート電圧をメモリセルの情報蓄積キャパシタの
プレート電極に供給できるという効果が得られる。 （２）上記（１）項により、メモリセルのプレート電圧
依存性を容易に測定できるという効果が得られる。 （３）上記（１）項及び（２）項により、製品完成後に
おけるダイナミック型ＲＡＭ等の不良解析及び特性評価
等に要する時間を短縮し、試料破損を防止することがで
きるという効果が得られる。

【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、プレート電圧試験モードは、ＷＣＢ
Ｒサイクル以外の方法によって設定してもよいし、試験
プレート電圧は、アドレス入力端子Ａｉ以外の外部端子
から供給してもよい。ダイナミック型ＲＡＭのビット構
成は任意であるし、そのブロック構成や起動制御信号及
びアドレス信号の名称ならびに組み合わせ等は、この実
施例による制約を受けない。図２において、メモリアレ
イＭＡＲＹは、複数のメモリマット又はサブメモリアレ
イに分割できるし、いわゆるシェアドセンス方式を採る
こともできる。図３において、ＭＯＳＦＥＴＱ１及びＱ
１１からなる選択回路は、プレート電圧発生回路ＶＰＬ
Ｇに含まれるものであることを必要条件としないし、そ
の回路構成も種々の実施形態を採りうる。

【００３５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種のメモリ集積回路装置や
これらのメモリ集積回路装置を内蔵するディジタル集積
回路装置等にも適用できる。この発明は、少なくともダ
イナミック型メモリセルを含みプレート電圧を必要とす
る半導体記憶装置ならびにこのような半導体記憶装置を
含む半導体装置に広く適用できる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、プレート電圧発生回路を備
えるダイナミック型ＲＡＭ等に、通常の動作モードにお
いてプレート電圧発生回路により形成されるプレート電
圧をダイナミック型メモリセルの情報蓄積キャパシタの
プレート電極に伝達し、所定のテストモードにおいて所
定の外部端子から供給される試験プレート電圧を情報蓄
積キャパシタのプレート電極に伝達する選択回路を設け
ることで、製品完成後も、パッケージ用樹脂に穴あけす
ることなく、外部端子を介して任意の試験プレート電圧
を情報蓄積キャパシタのプレート電極に供給でき、メモ
リセルのプレート電圧依存性を容易に測定できる。その
結果、製品完成後におけるダイナミック型ＲＡＭ等の不
良解析及び特性評価等に要する時間を短縮し、試料破損
を防止することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す回路図であ
る。

【図３】図１のダイナミック型ＲＡＭに含まれるプレー
ト電圧発生回路の一実施例を示す回路ブロック図であ
る。

【符号の説明】

ＤＲＡＭ・・・ダイナミック型ＲＡＭ、ＭＡＲＹ・・・
メモリアレイ、ＳＡ・・・センスアンプ、ＸＤ・・・Ｘ
アドレスデコーダ、ＹＤ・・・Ｙアドレスデコーダ、Ｘ
Ｂ・・・Ｘアドレスバッファ、ＹＢ・・・Ｙアドレスバ
ッファ、ＩＯＴＣ・・・データ入出力試験回路、ＴＧ・
・・タイミング発生回路、ＶＰＬＧ・・・プレート電圧
発生回路。 Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補
ビット線。 ＶＧ・・・電圧発生回路、Ｑ１・・・ＰチャンネルＭＯ
ＳＦＥＴ、Ｑ１１・・・ＮチャンネルＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ (72)発明者 高橋 公和 茨城県勝田市市毛882番地 日立計測エン ジニアリング株式会社内 (72)発明者 古木 晃 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 鈴木 正人 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 情報蓄積キャパシタ及びアドレス選択Ｍ
   ＯＳＦＥＴからなるダイナミック型メモリセルが格子状
   に配置されてなるメモリアレイと、所定のプレート電圧
   を形成して上記情報蓄積キャパシタのプレート電極に供
   給するプレート電圧発生回路とを具備し、所定のテスト
   モードにおいて上記プレート電圧発生回路により形成さ
   れるプレート電圧に代えて任意の試験プレート電圧を所
   定の外部端子から供給しうることを特徴とする半導体記
   憶装置。
2. 【請求項２】 上記半導体記憶装置は、通常の動作モー
   ドにおいて上記プレート電圧発生回路により形成される
   プレート電圧を情報蓄積キャパシタのプレート電極に伝
   達し、上記テストモードにおいて上記外部端子から供給
   される試験プレート電圧を情報蓄積キャパシタのプレー
   ト電極に伝達する選択回路を具備するものであることを
   特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、多ビットテスト
   モードを備えるダイナミック型ＲＡＭであって、上記外
   部端子は、上記多ビットテストモードにおいて使用され
   ることのないアドレス入力端子であることを特徴とする
   請求項１又は請求項２の半導体記憶装置。