JPH05166283A - デジタルオーディオ信号再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタルオーディオ再生装置において、駆動
系のクロック周波数を変更することなく再生速度を変更
可能とすることを目的とする。 【構成】 ＣＬＶサーボ回路１０８及び信号処理回路１
１５などの駆動系は、システムクロック発振回路１２１
からの一定周波数のシステムクロックに同期して動作す
る。信号処理回路１１５から出力されるオーディオデー
タは、システムクロックに同期して再生速度変換回路１
２３内のデータメモリに書き込まれるた後、再生クロッ
ク発振回路１２３からの周波数可変の再生クロックに同
期して順次読み出され、Ｌ／Ｒ分離回路１１６に出力さ
れる。このとき、データメモリに書き込まれるデータ量
が所定量に達するとポーズ制御信号によって駆動系がポ
ーズ状態にされ、データ量に余裕が生じると駆動系のポ
ーズ状態が解除され再生状態に戻される。この結果、Ｃ
Ｄの駆動系の駆動速度が標準再生速度に対応する速度に
保持されたままオーディオデータが再生クロックに同期
して再生される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、再生速度を変更させる
ことのできるデジタルオーディオ再生装置に関する。

【０００２】

【従来の技術】例えばＣＤ（コンパクトディスク）など
のオーディオ再生による音楽に合わせて電子楽器を演奏
するような場合に、特に初心者などの場合には、ＣＤの
演奏テンポに鍵盤操作がついていけなくなり、再生速度
を下げたいことがしばしば生じる。その他、好みに応じ
てＣＤの再生速度を調整し、その再生音に合わせて演奏
したい場合がある。そのようなときに、ＣＤプレーヤの
再生速度を調整できれば便利である。

【０００３】図５は、再生速度を変更可能な従来のＣＤ
プレーヤの回路ブロックの構成図である。ＣＤ１０１
は、ＣＤ回路ブロックの特には図示しないホルダー部に
セットされる。

【０００４】システム制御回路１１３は、例えばマイク
ロプロセッサであり、ＣＤ１０１の駆動時に、ＣＬＶ(C
onstant Linear Verocity)サーボ回路１０８、フォーカ
スサーボ回路１０４、送りサーボ回路１０７及びトラッ
キングサーボ回路１０５にサーボ制御信号を出力する。

【０００５】また、システム制御回路１１３は、ＣＤ操
作部１１４での再生速度の設定内容に従ってクロック選
択回路１１９を制御する。これにより、クロック選択回
路１１９は、ＣＬＶサーボ回路１０８や信号処理回路１
１５などで用いるクロックパルスを発生する発振器を例
えば#1〜#3の複数の発振器１２０から選択し、そこから
出力されるマスタークロックを各回路へ供給する。

【０００６】次に、ＣＬＶサーボ回路１０８は、ＣＤ１
０１を回転駆動させるスピンドルモータ１０２の回転数
の制御を行って、ＣＤ１０１の各トラックの線速度が一
定になるように制御する。

【０００７】またフォーカスサーボ回路１０４は、レー
ザービームの反射光の状態からフォーカス誤差を検出
し、そのフォーカス誤差に基づいて、光ピックアップ１
０３内の対物レンズを光軸方向に制御、駆動するもので
ある。また、送りサーボ回路１０７は、ＣＤ１０１のト
ラック中央からのレーザービームのずれを検出しなが
ら、光ピックアップ１０３を送りモータ１０６によって
半径方向に移動させる。またディスクの偏芯等による速
い動きに対しては、トラッキングサーボ回路１０５によ
り、光ピックアップ１０３自体をトラックに追従させ
る。

【０００８】このように、送りサーボ回路１０７とトラ
ッキングサーボ回路１０５により、光ピックアップ１０
３から照射されるレーザービームが、ＣＤ１０１のトラ
ック中央に正確に照射されるように制御される。このＣ
Ｄ１０１のレーザービームが照射される側には、ピット
と呼ばれる突起が刻まれており、これによりデジタル信
号が記録されている。そして、光ピックアップ１０７
は、照射したレーザービームの反射光の光量に基づいて
ピットの有無を検出しており、ピットの有無及びその長
さに対応したデジタル信号が読み出され、再生信号とし
てデータ抽出回路１１０に入力する。

【０００９】この再生信号は、一種のパルス列で、その
パルス幅は３から１１までの長さの変化があるため、こ
のパルスを微分すると、部分的にパルスの抜けた、非連
続のパルス列になる。そのため、データ抽出回路１１０
内に設けられる特には図示しないクロック抽出用ＰＬＬ
(Phase Locked Loop) を用いて上記再生信号の非連続な
パルス列が連続パルス列に変換されることにより、ビッ
トクロックが抽出される。

【００１０】ここで、ＣＤの信号の１フレームは、特に
は図示しないが、５８８ビットのビットクロックで構成
され、各フレームの先頭にはフレーム同期信号が設けら
れている。また、Ｌ、Ｒ各チャネルの６サンプル分（12
サンプルデータワード）が１フレームに入るので、１フ
レームの時間は1/ｆs ×6 (sec) となり（ｆs:サンプリ
ング周波数）、この周波数は7.35KHz である。以上の１
フレームが588 ビットで構成され、読み出されるビット
クロックは、7.35KHz ×588 ＝4.3218MHz となる。但し
これは、後述するＣＤ再生速度が標準速度の場合であ
る。この7.35KHzのクロックは、次のフレーム同期回路
１１１でのフレーム同期信号の検出のために用いられ
る。

【００１１】続いて、フレーム同期回路１１１は、デー
タ抽出回路１１０から出力されるビットクロックを用い
てフレーム同期信号を検出する。更に、検出されたフレ
ーム同期信号を用いて、各フレーム内のＥＦＭ（Eight
to Fourteen Modulation）変調方式で変調されている１
４ビットのデジタルデータ（サブコード及びオーディオ
データ等）が、ＥＦＭ復調回路１１２で復調される。

【００１２】ここで、デジタルデータの各ビットの論理
「１」と論理「０」は、どのような確率で発生するかは
分からない。そして、光ピックアップ１０３がＣＤ１０
１上のピットからデジタルデータを電気信号として検出
する場合に、論理「１」又は「０」の一方が長く続くと
直流分が発生し、また、ビット間隔情報が途切れてしま
う。このような状態は、光ピックアップ１０３の出力に
基づいて制御動作を行うフォーカスサーボ回路１０４そ
の他のサーボ回路において誤動作を招く原因となる。

【００１３】そこで、このような直流分をできる限り取
り除くため、ＣＤ１０５に記録すべきデジタルデータの
連続するビットにおいて、論理「１」又は「０」の一方
が長く続かないようなデータ変換が行われ、ＣＤ１０１
に記録される。これをＥＦＭ変調と呼ぶ。このようにし
て、ＣＤ１０１に記録されたＥＦＭ変調信号を再生する
ために、ＥＦＭ復調回路１１２において上記変調処理と
逆の復調処理が行われる。

【００１４】上述のようにして、ＥＦＭ復調されたデー
タのうち、オーディオデータが信号処理回路１１５へ、
サブコードがシステム制御回路１１３へ入力する。な
お、サブコードは本発明には特には関連しないため、そ
の説明は省略する。

【００１５】信号処理回路１１５は、ＥＦＭ復調回路１
１２から入力されるオーディオデータを、ＣＩＲＣ(Cro
ss Interleaved Reed-Solomon Code) と呼ばれるコード
に基づいて誤り訂正処理を行うとともに、デ・インタリ
ーブ処理を行って、フレーム単位で１６ビットのデジタ
ルオーディオデータの各サンプルの復元を行う。

【００１６】その後、１６ビットのデジタルオーディオ
データの各サンプルは、Ｌ／Ｒ分離回路１２４でステレ
オの左チャネル出力Ｌと右チャネル出力Ｒに分離され、
それぞれがＤ／Ａ変換部１１７Ｌ、１１７Ｒでアナログ
信号に変換された後、ＬＰＦ１１８Ｌ、１１８Ｒを介し
てアナログのオーディオデータとして特には図示しない
サウンドシテムなどに出力される。

【００１７】前述したように、システム制御回路１１３
は、ＣＤ操作部１１４での再生速度の設定内容に従って
クロック選択回路１１９を制御し、例えば#1〜#3の複数
の発振器１２０のうち１つを選択させる。

【００１８】例えばＣＤ操作部１１４において標準の再
生速度が選択されている場合には、システム制御回路１
１３は、クロック選択回路１１９に対して、例えば第１
発振器１２０（#1）から出力される7.35KHz のクロック
信号を選択させ、このマスタークロックは、ＣＬＶサー
ボ回路１０８、信号処理回路１１５、Ｌ／Ｒ分離回路１
１６及びＤ／Ａ変換器１１７Ｌ、１１７Ｒに供給され
る。

【００１９】ここで、ＣＬＶサーボ回路１０８、スピン
ドルモータ１０２、ＣＤ１０１、データ抽出回路１１０
内に設けられるクロック抽出用ＰＬＬ、及び分周器１０
９から構成される部分は、ＰＬＬを構成し、ＣＬＶサー
ボ動作を行っている。これらの回路のうち、ＣＬＶサー
ボ回路１０８は、ＰＬＬの位相比較器に相当し、分周器
１０９から出力される分周クロックとクロック選択回路
１１９から出力されるマスタークロックとの位相比較を
行う。この位相比較動作によって生じた誤差電圧は、ス
ピンドルモータ１０２に出力され、そこでのモータ駆動
電圧を制御する。そして、スピンドルモータ１０２、Ｃ
Ｄ１０１、及びデータ抽出回路１１０内に設けられるク
ロック抽出用ＰＬＬが、ＰＬＬのループフィルを含むＶ
ＣＯの役割りを有し、上述のＣＬＶサーボ回路１０８か
らの誤差電圧に基づいて制御される駆動電圧がスピンド
ルモータ１０２を駆動し、デジタル抽出回路１１０から
抽出されるビットクロックの周波数を決定する。

【００２０】上述のようにして、分周器１０９からＣＬ
Ｖサーボ回路１０８に入力する分周クロックの周波数
は、ＣＤの再生速度が標準速度の場合には、第１発振器
１２０（#1）からクロック選択回路１１９を介して入力
されるマスタークロックの7.35KHz の周波数に完全にロ
ックされる。このとき、分周器１０９に入力するビット
クロックの周波数は、 7.35kHz ×588 ＝4.3218MHz となる。そして、このビットクロックは、基準に用いら
れる水晶発振子の周波数と同程度の精度と安定度を有す
ることになる。もちろん、ＣＤ１０１の各トラックの再
生中の線速度は常に一定に保たれる。

【００２１】また、上述の駆動系の制御に同期して、標
準の再生速度に対応する第１発振器１２０（#1）からの
マスタークロックが、信号処理回路１１５、Ｌ／Ｒ分離
回路１１６及びＤ／Ａ変換器１１７Ｌ、１１７Ｒに供給
されることにより、標準の再生速度に正確に対応したデ
ジタルオーディオ信号の再生処理が実行される。

【００２２】一方、ＣＤ操作部１１４において再生速度
が変更された場合には、クロック選択回路１１９に対し
て、他の第２又は第３発振器１２０（#2又は#3）から出
力される他の周波数を有するクロック信号を選択させ、
このマスタークロックによって各回路の処理速度が変化
する。

【００２３】即ち、通常、ＰＬＬのロックする範囲（ロ
ックレンジ）は、位相比較器の入力周波数の数パーセン
ト程度であるが、この入力周波数を変えると、ロックし
た状態で、ＰＬＬの出力周波数を、任意に変更すること
ができる。従って、ＣＬＶサーボ回路１０８へのマスタ
ークロックのクロック周波数を変えることにより、ロッ
クの状態を保ちつつＣＤの再生スピードが変更されるの
である。

【００２４】上述の駆動系の制御に同期して、変更され
た再生速度に対応する第２又は第３の発振器１２０（#2
又は#3）からのマスタークロックが、信号処理回路１１
５、Ｌ／Ｒ分離回路１１６及びＤ／Ａ変換器１１７Ｌ、
１１７Ｒに供給されることにより、変更された再生速度
に正確に対応したデジタルオーディオ信号の再生処理が
実行される。

【００２５】

【発明が解決しようとする課題】上述したように、従
来、ＣＤプレーヤなどの再生速度を変化させる場合、Ｃ
ＬＶサーボ回路や信号処理回路などへ供給されるクロッ
クの周波数を変化させることにより再生速度を変化させ
ていた。

【００２６】ここで前述したように、ＣＤの駆動系はＣ
ＬＶサーボ回路１０８を中心とするＰＬＬによって制御
されるため、クロック周波数を変化させた場合に所望の
再生速度が得られるように予め各クロック周波数毎に回
路各部を調整しなければならなず、回路構成が複雑なっ
てしまうという問題点を有している。

【００２７】また、クロック周波数を遅くした場合に、
ＣＬＶサーボ回路１０８などにおけるサーボ動作や、早
送り、早戻し又は選局動作などが遅くなってしまい機器
の性能を悪くするおそれがあった。

【００２８】本発明は、駆動系のクロック周波数を変更
することなく、デジタルオーディオ信号の再生速度を変
更可能とすることにある。

【００２９】

【課題を解決するための手段】本発明は、ディジタル信
号処理を行いながら記録媒体から所定の速度でオーディ
オデータを読み出す読出し手段を有するコンパクトディ
スクプレーヤ、デジタルオーディオテープレコーダ又は
ミニディスクプレーヤなどのデジタルオーディオ信号再
生装置を前提とする。

【００３０】そして、前述した所定の速度で読み出され
るオーディオデータを入力し、読出し手段に対して記録
媒体からのオーディオデータの読み出し動作を一時停止
させ又は再開させる制御を行いながら、オーディオデー
タを前述した所定の速度以下の任意の再生速度で再生さ
れるオーディオデータに変換して出力する再生速度変換
手段を有する。

【００３１】より具体的な態様として、本発明は次のよ
うな構成を有する。まず、オーディオデータを一時記憶
するための第１及び第２のバッファ記憶手段を有する。

【００３２】そして、次のようなバッファ制御手段を有
する。即ち、バッファ制御手段は、前述した所定の速度
で読み出されるオーディオデータを前述した所定の速度
で第１又は第２のバッファ記憶手段のうち何れか一方に
書き込むと共に、他方のバッファ記憶手段に書き込まれ
ているオーディオデータをそれが書き込まれた順に前述
した所定の速度以下の任意の再生速度で順次読み出して
出力する制御動作を行う。このとき、バッファ制御手段
は、上述の制御動作の実行時に、書込み側のバッファ記
憶手段に書き込まれたオーディオデータの量が所定量を
越えた時点で読出し手段に対して記録媒体からのオーデ
ィオデータの読み出し動作を一時停止させる。そして、
バッファ制御手段は、読出し側のバッファ記憶手段から
全てのオーディオデータが読み出された時点で読出し手
段に対して記録媒体からのオーディオデータの読み出し
動作を再開させると共に、書込み側のバッファ記憶手段
と読出し側のバッファ記憶手段とを交換して各バッファ
記憶手段に対する上述した書込み動作及び読出し動作を
再開する。

【００３３】次に、より具体的な他の態様として、本発
明は次のような構成を有する。まず、オーディオデータ
を一時記憶するためのバッファ記憶手段を有する。そし
て、次のようなバッファ制御手段を有する。

【００３４】即ち、バッファ制御手段は、前述した所定
の速度で読み出されるオーディオデータを前述した所定
の速度でバッファ記憶手段に書き込むと共に、バッファ
記憶手段に書き込まれているオーディオデータをそれが
書き込まれた順に前述した所定の速度以下の任意の再生
速度で順次読み出して出力する制御動作を行う。このと
き、バッファ制御手段は、上述の制御動作の実行時に、
バッファ記憶手段に記憶されているオーディオデータの
量が所定量を越えた時点で読出し手段に対して前記記録
媒体からのオーディオデータの読み出し動作を一時停止
させる。そして、バッファ制御手段は、バッファ記憶手
段に記憶されているオーディオデータの量が所定量を下
回った時点で読出し手段に対して記録媒体からの前記オ
ーディオデータの読み出し動作を再開させる。

【００３５】上述の本発明の各態様において、再生速度
を設定する再生速度設定手段を更に有するように構成す
ることができる。

【００３６】

【作用】読出し手段による記録媒体からオーディオデー
タを読み出すときの速度は所定の速度に固定される。こ
の結果、駆動系によるサーボ制御を安定化させることが
できると共に、回路構成も簡略化させることができる。

【００３７】この場合、オーディオデータは前述した所
定の速度以下の任意の再生速度で再生されることになる
ため、読出し手段によって記録媒体から読み出されたオ
ーディオデータがオーバーフローをおこさないようにす
るために、読出し手段に対して記録媒体からのオーディ
オデータの読み出し動作を一時停止させ又は再開させる
制御を行いながら、上述した再生速度でオーディオデー
タの再生を行う。

【００３８】具体的には、１つ又は２つのバッファ記憶
手段を用いてオーディオデータの速度変換を行う場合、
バッファ記憶手段の記憶量に基づいて、その記憶容量に
余裕がなくなったら読出し手段に対して記録媒体からの
オーディオデータの読み出し動作を一時停止させ、再び
余裕が生じたら読出し手段に対して記録媒体からのオー
ディオデータの読み出し動作を再開させるように制御す
ることにより、任意の再生速度でオーディオデータを再
生することができる。

【００３９】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。全体構成及び原理動作 図１は、本発明による再生速度を変更可能なＣＤプレー
ヤの回路ブロックの構成図である。

【００４０】図５の従来例と異なる点として、まず、Ｃ
ＬＶサーボ回路１０８に与えられるマスタークロックと
しては、システムクロック発振回路１２１からの一定周
波数のシステムクロックが与えられる。従って、ＣＤの
駆動系は標準再生速度に対応する速度で動作することに
なる。

【００４１】また、信号処理回路１１５も、駆動系と同
様にシステムクロック発振回路１２１からのシステムク
ロックに同期して誤り訂正処理とデ・インタリーブ処理
を実行し、オーディオデータの各サンプルの復元を行
う。従って、出力されるオーディオデータもシステムク
ロックに同期している。

【００４２】次に、信号処理回路１１５から出力される
オーディオデータは、Ｌ／Ｒ分離回路１１６に送られる
前に再生速度制御回路１２３に入力する。再生速度変換
回路１２３は、上記オーディオデータを、システムクロ
ック発振回路１２１からのシステムクロックに同期して
内部のデータメモリに書き込む一方、このようにしてデ
ータメモリに書き込まれてゆく上記オーディオデータ
を、再生クロック発振回路１２３からの周波数可変の再
生クロックに同期して順次読み出し、Ｌ／Ｒ分離回路１
１６に出力する。そして、Ｌ／Ｒ分離回路１１６及びＤ
／Ａ変換器１１７Ｌ、１１７Ｒは、再生クロック発振回
路１２３からの再生クロックに同期してステレオのオー
ディオデータをアナログオーディオデータに順次変換し
出力する。従って、最終的に得られるオーディオデータ
の再生速度は、周波数可変の再生クロックに同期するこ
とになる。

【００４３】ここで、再生クロックの周波数はシステム
クロックの周波数より高くはならないように設定される
ため、再生速度制御回路１２３においては、単位時間あ
たりにシステムクロックに同期して信号処理回路１１５
からデータメモリに書き込まれるオーディオデータの数
の方が、同じ単位時間あたりに再生クロックに同期して
データメモリからＬ／Ｒ分離回路１１６に読み出される
オーディオデータの数以上となる。

【００４４】そこで、再生速度制御回路１２３は、内部
のデータメモリの書込み側でデータのオーバーフローが
発生しないようにするために、データメモリに書き込ま
れるデータ数が所定数に達すると、システム制御回路１
１３及び信号処理回路１１５に対して出力されるポーズ
制御信号によってポーズ指示を行う。この結果、システ
ム制御回路１１３は、駆動系をポーズ状態にし、信号処
理回路１１５からのオーディオデータの出力が一時停止
される。

【００４５】その後、再生速度制御回路１２３は、内部
のデータメモリにおけるデータ数に余裕が生じると、シ
ステム制御回路１１３及び信号処理回路１１５に対して
出力されるポーズ制御信号によるポーズ指示を解除す
る。この結果、システム制御回路１１３は、駆動系をポ
ーズ状態から再生状態に戻し、信号処理回路１１５から
のオーディオデータの出力が再開される。

【００４６】以上のようにして、本実施例では、ＣＤの
駆動系の駆動速度を標準再生速度に対応する速度に保持
したまま、オーディオデータの再生速度を再生クロック
発振回路１２３からの周波数可変の再生クロックに同期
させることができる。このため、ＣＤ操作部１１４から
システム制御回路１１３を介して再生クロック発振回路
１２３における再生クロックの周波数を変更可能とする
ことにより、ユーザはＣＤの再生速度を簡単に変更する
ことができる。詳細構成及び具体的動作 図２は、図１の再生速度制御回路１２３を中心とする部
分の詳細な回路構成図である。

【００４７】再生速度制御回路１２３は、データメモリ
２０１とアドレスカウンタ２０２を主要部とする#1と#2
の２系統のオーディオデータの記憶系統を有している。
そして、システムクロック発振回路１２１からのシステ
ムクロックに同期して、一方の記憶系統に信号処理回路
１１５からのオーディオデータがシステムクロックに同
期して書き込まれているときには、他方の記憶系統から
オーディオデータが再生クロックに同期して読み出され
てＬ／Ｒ分離回路１１６に出力されている。

【００４８】そして、書込み側の記憶系統において、ア
ドレスカウンタ２０２が指定するアドレスがデータメモ
リ２０１の最大記憶容量に対応するアドレスに達する
と、システム制御回路１１３及び信号処理回路１１５に
ハイレベルのポーズ制御信号が出力される。この状態に
なっても、読出し側の記憶系統では再生クロックに同期
したオーディオデータの読出し動作が継続されている。

【００４９】その後、読出し側の記憶系統において、ア
ドレスカウンタ２０２が指定するアドレスがデータメモ
リ２０１の最大記憶容量に対応するアドレスに達する
と、上記ポーズ制御信号がローレベルに戻されると共
に、書込みが行われるべき記憶系統と読出しが行われる
べき記憶系統が交換される。この結果、上記読み出し動
作に連続して、今まで書込み側であった記憶系統のデー
タメモリ２０１から再生クロックに同期してオーディオ
データが読み出される。

【００５０】そして、書込みが行われるべき記憶系統と
読出しが行われるべき記憶系統は、モード切換回路２２
１から出力されるもモード切換信号によって決定され
る。以上の概略動作を実現するための更に詳細な動作を
次に説明する。

【００５１】まず、ＣＤ操作部１１４において、特には
図示しない再生開始スイッチ（プレイスイッチ）が押さ
れると、システム制御回路１１３から一定時間ハイレベ
ルとなるリセット信号が出力される。このリセット信号
がハイレベルとなる時間は、例えばスピンドルモータ１
０２の回転が安定化する時間より長い時間に予め設定さ
れる。

【００５２】このリセット信号は、それがローレベルか
らハイレベルに立ち上がるタイミングで、信号処理回路
１１５に入力して内部のデータ処理用のＲＡＭ等をリセ
ットすると共に、#1と#2の各データメモリ２０１、#1と
#2の各アドレスカウンタ２０２の各内容をリセットし、
更に、オア回路２１９を介して#1と#2の各フリップフロ
ップ回路（Ｆ／Ｆ、以下同じ）２０７をリセットする。

【００５３】この状態で、モード切換回路２２１は、ロ
ーレベルのモード切換信号を出力する。このローレベル
のモード切換信号は、#1と#2のゲート２０３をオフし、
#1と#2のゲート２０４をオンする。ゲート２０３と２０
４は、システムクロック発振回路１２１から出力される
システムクロックであるＷ１ＣＫ及び再生クロック発振
回路１２３から出力される再生クロックであるＲ１ＣＫ
を、#1の記憶系統と#2の記憶系統のうちのどちらに出力
するかを振り分ける回路である。今、#1と#2のゲート２
０３がオフされ#1と#2のゲート２０４がオンされると、
システムクロック発振回路１２１からの書込み制御用の
クロックＷ１ＣＫは#2の記憶系統のアンドゲート２０９
に出力され、再生クロック発振回路１２３からの読出し
制御用のクロックＲ１ＣＫは#1の記憶系統のアンドゲー
ト２０９に出力される。

【００５４】ＣＤの再生動作開始時のリセット信号がロ
ーレベルに戻った状態では、#1と#2の各アンドゲート２
０９には、ローレベルのリセット信号がインバータ２１
０で反転されたハイレベル信号とＦ／Ｆ２０７からのロ
ーレベルの出力信号がインバータ２０８で反転されたハ
イレベル信号が入力している。

【００５５】従って、読出し制御用のクロックＲ１ＣＫ
は#1の記憶系統のアドレスカウンタ２０２に入力し、書
込み制御用のクロックＷ１ＣＫ#2の記憶系統のアドレス
カウンタ２０２に入力する。

【００５６】この結果、図３(a) のようにリセット信号
がローレベルに戻った時刻t⁰以後、#1のアドレスカウン
タ２０２は、図３(c) のように値が順次増加する読出し
制御用の#1のアドレスデータＡＤＲＳを出力し、#2のア
ドレスカウンタ２０２は、図３(e) のように値が順次増
加する書込み制御用の#2のアドレスデータＡＤＲＳを出
力する。

【００５７】一方、ローレベルのモード切換信号は、#1
と#2のゲート２０５をオフし、#1と#2のゲート２０６を
オンする。ゲート２０５と２０６は、信号処理回路１１
５から出力されるオーディオデータを#1の記憶系統と#2
の記憶系統のうちのどちらのデータメモリ２０１に書き
込ませるかを振り分け、また、#1の記憶系統と#2の記憶
系統のうちのどちらのデータメモリ２０１からオーディ
オデータを読み出してＬ／Ｒ分離回路１１６に出力する
かを振り分ける回路である。今、#1と#2のゲート２０５
がオフされ#1と#2のゲート２０６がオンされると、信号
処理回路１１５からのオーディオデータは#2のデータメ
モリ２０１に書き込まれ、Ｌ／Ｒ分離回路１１６に出力
されるオーディオデータは#1のデータメモリ２０１から
読み出されるオーディオデータとなる。

【００５８】また、ローレベルのモード切換信号は、イ
ンバータ２１５を介して#1と#2のアンドゲート２１４を
オンにする。このため、システムクロック発振回路１２
１から出力されるシステムクロックであるクロックＷ２
ＣＫが書込みクロックとして#2のデータメモリ２０１に
入力し、再生クロック発振回路１２３から出力される再
生クロックであるクロックＲ２ＣＫが読出しクロックと
して#1のデータメモリ２０１に入力する。

【００５９】クロックＷ１ＣＫとそれに同期して増加す
る書込み制御用のアドレスデータＡＤＲＳとクロックＷ
２ＣＫの関係を図４(a) 、(b) 及び(c) に示し、クロッ
クＲ１ＣＫとそれに同期して増加する読出し制御用のア
ドレスデータＡＤＲＳとクロックＲ２ＣＫとの関係を図
４(d) 、(e) 、(f) に示す。図４に示されるようにＷ１
ＣＫとＷ２ＣＫ及びＲ１ＣＫとＲ２ＣＫは、それぞれ位
相が１８０度ずつずれている。

【００６０】このため、クロックＷ１ＣＫがローレベル
からハイレベルに立ち上がるタイミングでアドレスデー
タＡＤＲＳがｎ−１、ｎ、ｎ＋１、ｎ＋２、・・・とい
うように増加し、各アドレスデータが確定しているクロ
ックＷ２ＣＫがローレベルからハイレベルに立ち上がる
タイミングでデータメモリ２０１へのオーディオデータ
の書込みが行われる。同様に、クロックＲ１ＣＫがロー
レベルからハイレベルに立ち上がるタイミングでアドレ
スデータＡＤＲＳがｍ−１、ｍ、ｍ＋１、ｍ＋２、・・
・というように増加し、各アドレスデータが確定してい
るクロックＲ２ＣＫがローレベルからハイレベルに立ち
上がるタイミングでデータメモリ２０１からのオーディ
オデータの読出しが行われる。

【００６１】以上の動作の結果、図３(a) のようにリセ
ット信号がローレベルに戻った時刻t₀以後、信号処理回
路１１５からのオーディオデータ群Ａは、図３(e) に示
されるようにシステムクロック発振回路１２１からのク
ロックＷ１ＣＫに同期して順次増加する#2のアドレスデ
ータＡＤＲＳ及びに基づいて、図３(h) に示されるよう
に#2のデータメモリ２０１に順次書き込まれてゆく。こ
れに並行して、#1のデータメモリ２０１からは、図３
(c) に示されるように再生クロック発振回路１２３から
のクロックＲ１ＣＫに同期して順次増加する#1のアドレ
スデータＡＤＲＳに基づいて、無音（振幅が０）のオー
ディオデータ群が図３(i) に示されるように順次読み出
され、Ｌ／Ｒ分離回路１１６に出力される。

【００６２】上述の動作が続いて、#2の書込み側の記憶
系統において、#2のアドレスカウンタ２０２が指定する
#2のアドレスデータＡＤＲＳが#2のデータメモリ２０１
の最大記憶容量に対応するアドレスを示す時刻t₁に達す
ると、図３(f) に示されるように#2のアドレスカウンタ
２０２からキャリーＣＲが出力される。#2のアンドゲー
ト２１１には、このキャリーＣＲが入力すると共に、ロ
ーレベルのモード切換信号がインバータ２１７で反転さ
れたハイレベル信号が入力する。この結果、#2のＦ／Ｆ
２０７がセットされ、その出力がローレベルからハイレ
ベルに立ち上がる。この信号は、オア回路２２０を介し
て図３(g) に示されるようなポーズ制御信号としてシス
テム制御回路１１３及び信号処理回路１１５に出力され
る。

【００６３】この結果、時刻t₁以後、システム制御回路
１１３は、駆動系をポーズ状態にし、図３(h) に示され
るように信号処理回路１１５からのオーディオデータの
出力が一時停止される。

【００６４】また、時刻t₁でハイレベルに変化した#2の
Ｆ／Ｆ２０７の出力は#2のインバータ２０８によって反
転され、その結果得られるローレベル信号は#2のアンド
ゲート２０９をオフする。これにより、#2のアドレスカ
ウンタ２０２は、キャリーＣＲを出力して自らリセット
状態に変化した後、図３(e) に示すようにカウントアッ
プ動作を停止した状態となる。

【００６５】一方、#1の読出し側の記憶系統では、時刻
t₁を過ぎても、#1のアドレスデータＡＤＲＳが#1のデー
タメモリ２０１の最大記憶容量に対応するアドレスに達
していないため、#1のデータメモリ２０１からのオーデ
ィオデータの読出し動作が継続されている。

【００６６】その後、#1の読出し側の記憶系統におい
て、#1のアドレスカウンタ２０２が指定する#1のアドレ
スデータＡＤＲＳが#1のデータメモリ２０１の最大記憶
容量に対応するアドレスを示す時刻t₂に達すると、図３
(d) に示されるように#1のアドレスカウンタ２０２から
キャリーＣＲが出力される。#1のアンドゲート２１２に
は、このキャリーＣＲが入力すると共に、ローレベルの
モード切換信号がインバータ２１６で反転されたハイレ
ベル信号が入力する。この結果、#1のアンドゲート２１
２がオンされ、そのハイレベルに立ち上がった出力がオ
ア回路２１８及び２１９を介してセット状態にある#2の
Ｆ／Ｆ２０７をリセットし、その出力がハイレベルから
ローレベルに立ち下がる。従って、オア回路２２０から
システム制御回路１１３及び信号処理回路１１５に出力
されるポーズ制御信号も図３(g) に示されるようにロー
レベルに戻る。

【００６７】この結果、時刻t₂以後、システム制御回路
１１３は、駆動系をポーズ状態から再生状態に戻し、図
３(h) に示されるように信号処理回路１１５からのオー
ディオデータの出力が再開される。

【００６８】一方、時刻t₂において、モード切換回路２
２１は、オア回路２１８の出力の立ち上がりに同期し
て、図３(b) に示されるようにモード切換信号をローレ
ベルからハイレベルに立ち上げる。

【００６９】このハイレベルのモード切換信号は、#1と
#2のゲート２０３をオンし、#1と#2のゲート２０４をオ
フする。この結果、時刻t₂以前までの状態とは逆に、シ
ステムクロック発振回路１２１からの書込み制御用のク
ロックＷ１ＣＫは#1の記憶系統のアンドゲート２０９を
介して#1のアドレスカウンタ２０２に入力し、再生クロ
ック発振回路１２３からの読出し制御用のクロックＲ１
ＣＫは#2の記憶系統のアンドゲート２０９を介して#2の
アドレスカウンタ２０２に入力する。

【００７０】この結果、時刻t₂以後、#1のアドレスカウ
ンタ２０２は、図３(c) のように値が順次増加する書出
し制御用の#1のアドレスデータＡＤＲＳを出力し、#2の
アドレスカウンタ２０２は、図３(e) のように値が順次
増加する読出し制御用の#2のアドレスデータＡＤＲＳを
出力する。

【００７１】一方、ハイレベルのモード切換信号は、#1
と#2のゲート２０５をオンし、#1と#2のゲート２０６を
オフする。これにより、時刻t₂以前までの状態とは逆
に、信号処理回路１１５からのオーディオデータは#1の
データメモリ２０１に書き込まれ、Ｌ／Ｒ分離回路１１
６に出力されるオーディオデータは#2のデータメモリ２
０１から読み出されるオーディオデータとなる。

【００７２】また、ハイレベルのモード切換信号は、#1
と#2のアンドゲート２１３をオンにする。このため、シ
ステムクロック発振回路１２１から出力されるシステム
クロックであるクロックＷ２ＣＫが書込みクロックとし
て#1のデータメモリ２０１に入力し、再生クロック発振
回路１２３から出力される再生クロックであるクロック
Ｒ２ＣＫが読出しクロックとして#2のデータメモリ２０
１に入力する。

【００７３】以上の動作の結果、時刻t₂以後、信号処理
回路１１５からのオーディオデータ群Ｂは、図３(c) に
示されるようにシステムクロック発振回路１２１からの
クロックＷ１ＣＫに同期して順次増加する#1のアドレス
データＡＤＲＳ及びに基づいて、図３(h) に示されるよ
うに#1のデータメモリ２０１に順次書き込まれてゆく。
これに並行して、#2のデータメモリ２０１からは、図３
(e) に示されるように再生クロック発振回路１２３から
のクロックＲ１ＣＫに同期して順次増加する#2のアドレ
スデータＡＤＲＳに基づいて、時刻t₂以前に書き込まれ
ていたオーディオデータ群Ａが図３(i) に示されるよう
に順次読み出され、Ｌ／Ｒ分離回路１１６に出力され
る。

【００７４】上述の動作が続いて、#1の書込み側の記憶
系統において、#1のアドレスカウンタ２０２が指定する
#1のアドレスデータＡＤＲＳが#1のデータメモリ２０１
の最大記憶容量に対応するアドレスを示す時刻t₃に達す
ると、図３(d) に示されるように#1のアドレスカウンタ
２０２からキャリーＣＲが出力される。#1のアンドゲー
ト２１１には、このキャリーＣＲが入力すると共にハイ
レベルのモード切換信号が入力する。この結果、#1のＦ
／Ｆ２０７がセットされ、その出力がローレベルからハ
イレベルに立ち上がる。この信号は、オア回路２２０を
介して図３(g)に示されるようなポーズ制御信号として
システム制御回路１１３及び信号処理回路１１５に出力
される。

【００７５】この結果、時刻t₃以後再び、システム制御
回路１１３は、駆動系をポーズ状態にし、図３(h) に示
されるように信号処理回路１１５からのオーディオデー
タの出力が再び一時停止される。

【００７６】また、時刻t₃でハイレベルに変化した#1の
Ｆ／Ｆ２０７の出力は#1のインバータ２０８によって反
転され、その結果得られるローレベル信号は#1のアンド
ゲート２０９をオフする。これにより、#1のアドレスカ
ウンタ２０２は、キャリーＣＲを出力して自らリセット
状態に変化した後、図３(c) に示すようにカウントアッ
プ動作を停止した状態となる。

【００７７】一方、#2の読出し側の記憶系統では、時刻
t₃を過ぎても、#2のアドレスデータＡＤＲＳが#2のデー
タメモリ２０１の最大記憶容量に対応するアドレスに達
していないため、#2のデータメモリ２０１からのオーデ
ィオデータの読出し動作が継続されている。

【００７８】その後、#2の読出し側の記憶系統におい
て、#2のアドレスカウンタ２０２が指定する#2のアドレ
スデータＡＤＲＳが#2のデータメモリ２０１の最大記憶
容量に対応するアドレスを示す時刻t₄に達すると、図３
(f) に示されるように#2のアドレスカウンタ２０２から
キャリーＣＲが出力される。#2のアンドゲート２１２に
は、このキャリーＣＲが入力すると共に、ハイレベルの
モード切換信号が入力する。この結果、#2のアンドゲー
ト２１２がオンされ、そのハイレベルに立ち上がった出
力がオア回路２１８及び２１９を介してセット状態にあ
る#1のＦ／Ｆ２０７をリセットし、その出力がハイレベ
ルからローレベルに立ち下がる。従って、オア回路２２
０からシステム制御回路１１３及び信号処理回路１１５
に出力されるポーズ制御信号も図３(g) に示されるよう
にローレベルに戻る。

【００７９】この結果、時刻t₄以後、システム制御回路
１１３は、駆動系をポーズ状態から再生状態に戻し、図
３(h) に示されるように信号処理回路１１５からのオー
ディオデータの出力が再開される。

【００８０】一方、時刻t₄において、モード切換回路２
２１は、オア回路２１８の出力の立ち上がりに同期し
て、図３(b) に示されるようにモード切換信号をハイレ
ベルからローレベルに戻す。

【００８１】このローレベルのモード切換信号は、#1と
#2のゲート２０３をオフし、#1と#2のゲート２０４をオ
ンする。従って、時刻t₄以後は、時刻t₀以後の状態と同
じ状態となり、信号処理回路１１５からのオーディオデ
ータ群Ｃは、図３(e) に示されるようにシステムクロッ
ク発振回路１２１からのクロックＷ１ＣＫに同期して順
次増加する#2のアドレスデータＡＤＲＳ及びに基づい
て、図３(h) に示されるように#2のデータメモリ２０１
に順次書き込まれてゆく。これに並行して、#1のデータ
メモリ２０１からは、図３(c) に示されるように再生ク
ロック発振回路１２３からのクロックＲ１ＣＫに同期し
て順次増加する#1のアドレスデータＡＤＲＳに基づい
て、時刻t₄以前に書き込まれていたオーディオデータ群
Ｂが図３(i)に示されるように順次読み出され、Ｌ／Ｒ
分離回路１１６に出力される。

【００８２】以上説明した動作によって、駆動系の速度
を標準再生速度に対応する速度に保持したまま、ＣＤ操
作部１１４からの操作によって再生クロック発振回路１
２３から出力されるクロックＲ１ＣＫ及びＲ２ＣＫを変
更することにより、オーディオデータの再生速度を任意
に変更することができる。他の実施例 上述した実施例では、駆動系の速度はＣＤの標準再生速
度に対応する速度になるように設定され、オーディオデ
ータの再生速度はＣＤの標準再生速度以下の範囲になる
ように設定可能であるが、システムクロック発振回路１
２１から発生されるクロックＷ１ＣＫ及びＷ２ＣＫの周
波数を例えばＣＤの標準再生速度以上の速度に対応する
周波数に設定し、駆動系の速度がＣＤの標準再生速度以
上の速度に対応する速度になるように設定すれば、オー
ディオデータの再生速度をＣＤの標準再生速度以上から
標準再生速度以下までの広い範囲になるように設定可能
である。

【００８３】また、上述した実施例において、再生速度
制御回路１２３内には２系統の記憶機構が設けられた
が、データの書込みと読み出しを同時に行えるようなタ
イプのデータメモリを使用すれば、１系統の記憶機構で
上述の実施例の場合と同様の機能を実現できる。この場
合、データメモリに記憶されているオーディオデータの
量が所定量を越えた時点で駆動系にポーズが指示され、
その後所定量を下回った時点でポーズが解除されるよう
な制御を行えばよい。

【００８４】なお、上述した実施例は、本発明をコンパ
クトディスクプレーヤに適用した実施例であるが、本発
明はこれに限られるものではなく、デジタルオーディオ
テープレコーダ（ＤＡＴ）や現在規格化が進められてい
るミニディスクプレーヤなどのデジタルオーディオ信号
再生装置に広く適用することが可能である。

【００８５】

【発明の効果】本発明によれば、読出し手段が記録媒体
からオーディオデータを読み出すときの速度は所定の速
度に固定できるため、駆動系によるサーボ制御を安定化
させることが可能となると共に、回路構成も簡略化させ
ることが可能となる。

【００８６】この場合、オーディオデータの再生時に、
読出し手段に対して記録媒体からのオーディオデータの
読み出し動作を一時停止させ又は再開させる制御動作
は、ＣＤなどに対して通常のポーズ指示又はポーズ解除
指示を行う制御動作として実現できるため、従来のＣＤ
装置などの回路構成を大幅に変更することなく再生速度
の変換機構を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明によるＣＤ回路ブロックの実施例の構成
図である。

【図２】再生速度制御回路を中心とする部分の詳細な回
路構成図である。

【図３】再生速度制御回路の動作タイミングチャート
（その１）である。

【図４】再生速度制御回路の動作タイミングチャート
（その２）である。

【図５】従来のＣＤ回路ブロックの構成図である。

【符号の説明】

１０１ ＣＤ １０２ スピンドルモータ １０３ 光ピックアップ １０４ フォーカスサーボ回路 １０５ トラッキングサーボ回路 １０６ 送りモータ １０７ 送りサーボ回路 １０８ ＣＬＶサーボ回路 １０９ 分周器 １１０ データ抽出回路 １１１ フレーム同期回路 １１２ ＥＦＭ復調回路 １１３ システム制御回路 １１５ 信号処理回路 １１６ Ｌ／Ｒ分離回路 １１７Ｌ、１１７Ｒ Ｄ／Ａ変換器 １１８Ｌ、１１８Ｒ ローパスフィルタ（ＬＰＦ） １２１ システムクロック発振回路 １２２ 再生クロック発振回路 １２３ 再生速度制御回路 ２０１ データメモリ ２０２ アドレスカウンタ ２０３、２０４、２０５、２０６ ゲート ２０７ フリップフロップ回路（Ｆ／Ｆ） ２０８、２１０、２１５、２１６、２１７ インバ
ータ ２０９、２１１、２１２、２１３、２１４ アンド
ゲート ２１８、２１９、２２０ オア回路 ２２１ モード切換回路２２１

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号処理を行いながら記録媒
   体から所定の速度でオーディオデータを読み出す読出し
   手段を有するデジタルオーディオ信号再生装置におい
   て、 前記所定の速度で読み出されるオーディオデータを入力
   し、前記読出し手段に対して前記記録媒体からの前記オ
   ーディオデータの読み出し動作を一時停止させ又は再開
   させる制御を行いながら、前記オーディオデータを前記
   所定の速度以下の任意の再生速度で再生されるオーディ
   オデータに変換して出力する再生速度変換手段を有す
   る、 ことを特徴とするデジタルオーディオ信号再生装置。
2. 【請求項２】 ディジタル信号処理を行いながら記録媒
   体から所定の速度でオーディオデータを読み出す読出し
   手段を有するデジタルオーディオ信号再生装置におい
   て、 前記オーディオデータを一時記憶するための第１及び第
   ２のバッファ記憶手段と、 前記所定の速度で読み出されるオーディオデータを前記
   所定の速度で前記第１又は第２のバッファ記憶手段のう
   ち何れか一方に書き込むと共に、他方のバッファ記憶手
   段に書き込まれている前記オーディオデータをそれが書
   き込まれた順に前記所定の速度以下の任意の再生速度で
   順次読み出して出力する制御動作を行い、該制御動作の
   実行時に、書込み側のバッファ記憶手段に書き込まれた
   前記オーディオデータの量が所定量を越えた時点で前記
   読出し手段に対して前記記録媒体からの前記オーディオ
   データの読み出し動作を一時停止させ、読出し側のバッ
   ファ記憶手段から全てのオーディオデータが読み出され
   た時点で前記読出し手段に対して前記記録媒体からの前
   記オーディオデータの読み出し動作を再開させると共に
   前記書込み側のバッファ記憶手段と前記読出し側のバッ
   ファ記憶手段とを交換して前記各バッファ記憶手段に対
   する前記書込み動作及び読出し動作を再開するバッファ
   制御手段と、 を有することを特徴とするデジタルオーディオ信号再生
   装置。
3. 【請求項３】 ディジタル信号処理を行いながら記録媒
   体から所定の速度でオーディオデータを読み出す読出し
   手段を有するデジタルオーディオ信号再生装置におい
   て、 前記オーディオデータを一時記憶するためのバッファ記
   憶手段と、 前記所定の速度で読み出されるオーディオデータを前記
   所定の速度で前記バッファ記憶手段に書き込むと共に、
   該バッファ記憶手段に書き込まれている前記オーディオ
   データをそれが書き込まれた順に前記所定の速度以下の
   任意の再生速度で順次読み出して出力する制御動作を行
   い、該制御動作の実行時に、前記バッファ記憶手段に記
   憶されている前記オーディオデータの量が所定量を越え
   た時点で前記読出し手段に対して前記記録媒体からの前
   記オーディオデータの読み出し動作を一時停止させ、前
   記バッファ記憶手段に記憶されている前記オーディオデ
   ータの量が所定量を下回った時点で前記読出し手段に対
   して前記記録媒体からの前記オーディオデータの読み出
   し動作を再開させるバッファ制御手段と、 を有することを特徴とするデジタルオーディオ信号再生
   装置。
4. 【請求項４】 前記再生速度を設定する再生速度設定手
   段を更に有することを特徴とする請求項１乃至３の何れ
   か１項に記載のデジタルオーディオ信号再生装置。