JPH05165726A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH05165726A JPH05165726A JP3350623A JP35062391A JPH05165726A JP H05165726 A JPH05165726 A JP H05165726A JP 3350623 A JP3350623 A JP 3350623A JP 35062391 A JP35062391 A JP 35062391A JP H05165726 A JPH05165726 A JP H05165726A
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- JP
- Japan
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- memory
- cache
- access
- output
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Abstract
(57)【要約】
【目的】 複数のプロセッサが１つのキャッシュメモリ
を共有する場合、特定のプロセッサからのアクセスした
ラインが他のプロセッサのアクセスによりスワップされ
るのを防ぐことができるデータ処理装置を得る。 【構成】 キャッシュメモリのラインに対応して優先度
指示を記憶するプライオリティメモリ３４の出力をラウ
ンドロビンメモリ３３へアクセスする毎に反映させ、Ｒ
ＲＭデータ生成回路３５により高優先度のラインを最近
アクセスしたようにラウンドロビンメモリ３３を更新す
ることによって、ＬＲＵアルゴリズムでスワップされる
のを防ぐ。
を共有する場合、特定のプロセッサからのアクセスした
ラインが他のプロセッサのアクセスによりスワップされ
るのを防ぐことができるデータ処理装置を得る。 【構成】 キャッシュメモリのラインに対応して優先度
指示を記憶するプライオリティメモリ３４の出力をラウ
ンドロビンメモリ３３へアクセスする毎に反映させ、Ｒ
ＲＭデータ生成回路３５により高優先度のラインを最近
アクセスしたようにラウンドロビンメモリ３３を更新す
ることによって、ＬＲＵアルゴリズムでスワップされる
のを防ぐ。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特に２次キャッシュメモリを有するデータ処理装置に関
する。
特に２次キャッシュメモリを有するデータ処理装置に関
する。
【０００２】
【従来の技術】データ処理装置の高速化技術として、記
憶階層手法が汎く使用されている。特に中央処理装置
（ＣＰＵと略す）内の１次キャッシュメモリに加え、Ｃ
ＰＵ・入出力処理装置（ＩＯＰ）からのメモリアクセス
を制御するシステム制御装置ＳＣＵ内に大容量の２次キ
ャッシュメモリを設ける手法はメモリアクセス時間の短
縮に効果が大きい（日系エレクトロニクス、１９８５、
１１、１８、「演算パイプラインや３階層記憶により高
速化を図った Ｍ−６８０／６８２Ｈの処理方式、Ｐ２
２８〜Ｐ２６７）。
憶階層手法が汎く使用されている。特に中央処理装置
（ＣＰＵと略す）内の１次キャッシュメモリに加え、Ｃ
ＰＵ・入出力処理装置（ＩＯＰ）からのメモリアクセス
を制御するシステム制御装置ＳＣＵ内に大容量の２次キ
ャッシュメモリを設ける手法はメモリアクセス時間の短
縮に効果が大きい（日系エレクトロニクス、１９８５、
１１、１８、「演算パイプラインや３階層記憶により高
速化を図った Ｍ−６８０／６８２Ｈの処理方式、Ｐ２
２８〜Ｐ２６７）。
【０００３】この手法では、図９に示すようにデータア
レイ１１、アドレスアレイ１２を有し、セットアソシア
ティブ方式のキャッシュメモリを構成している。一セッ
ト内のブロックが全て使用されている状態でキャッシュ
ミスが生じた場合にはラウンドロビンメモリ（ＲＲＭ）
１３内の過去のブロックアクセス履歴を参照してＬｅａ
ｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ（ＬＲＵ）アルゴリ
ズムにてリプレースされるブロックを選択する。
レイ１１、アドレスアレイ１２を有し、セットアソシア
ティブ方式のキャッシュメモリを構成している。一セッ
ト内のブロックが全て使用されている状態でキャッシュ
ミスが生じた場合にはラウンドロビンメモリ（ＲＲＭ）
１３内の過去のブロックアクセス履歴を参照してＬｅａ
ｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ（ＬＲＵ）アルゴリ
ズムにてリプレースされるブロックを選択する。
【０００４】この２次キャッシュメモリのリプレースア
ルゴリズムはＣＰＵおよびＩＯＰからのメモリアクセス
に対して同じであった。特に、ＩＯＰのメモリアクセス
頻度は周辺制御装置のデータ転送能力と関連している
為、ＣＰＵからのアクセス頻度より低い。一方、ＩＯＰ
からのメモリアクセス時間は、周辺装置の動作と同期さ
せる為に、ある程度の実時間応答性を保証しなければな
らない。
ルゴリズムはＣＰＵおよびＩＯＰからのメモリアクセス
に対して同じであった。特に、ＩＯＰのメモリアクセス
頻度は周辺制御装置のデータ転送能力と関連している
為、ＣＰＵからのアクセス頻度より低い。一方、ＩＯＰ
からのメモリアクセス時間は、周辺装置の動作と同期さ
せる為に、ある程度の実時間応答性を保証しなければな
らない。
【０００５】
【発明が解決しようとする課題】この従来の２次キャッ
シュメモリを使用したデータ処理装置においては、アド
レスアレイ、ラウンドロビンメモリ内にメモリアクセス
要求元に関する情報を持っていない為、キャッシュ内の
ブロックのリプレース制御をＣＰＵ／ＩＯＰといった要
求元に応じて変更することができなかった。また、リプ
レースアルゴリズムがＬＲＵである為、ＩＯＰからアク
セスされたブロックがＣＰＵからのアクセスによって、
リプレースされてしまい、同一ブロックへのアクセスが
連続してキャッシュミスとなる場合にＩＯＰからのアク
セス応答が異常に遅れて周辺装置が追従できずオーバラ
ンするという問題を生ずる。
シュメモリを使用したデータ処理装置においては、アド
レスアレイ、ラウンドロビンメモリ内にメモリアクセス
要求元に関する情報を持っていない為、キャッシュ内の
ブロックのリプレース制御をＣＰＵ／ＩＯＰといった要
求元に応じて変更することができなかった。また、リプ
レースアルゴリズムがＬＲＵである為、ＩＯＰからアク
セスされたブロックがＣＰＵからのアクセスによって、
リプレースされてしまい、同一ブロックへのアクセスが
連続してキャッシュミスとなる場合にＩＯＰからのアク
セス応答が異常に遅れて周辺装置が追従できずオーバラ
ンするという問題を生ずる。
【０００６】さらに、ＩＯＰのメモリアクセスの大半は
データ転送であり、２次キャッシュメモリの個々のブロ
ックはシーケンシャルにアクセスされる為、１ブロック
分のアクセスを終了した後、全く使用されないにもかか
わらず、ＬＲＵアルゴリズムでリプレースされるまで２
次キャッシュ内に留まる。この結果、キャッシュの使用
効率が低下する問題があった。また、ＩＯＰからのアク
セスに対して２次キャッシュのアクセス時間はキャッシ
ュミス時にブロックロード時間が加算される為、周辺装
置に対するメモリアクセスタイムが増加し、周辺装置が
要求するデータを供給できない（データオーバラン）事
態に達する確率が増加するという問題点があった。
データ転送であり、２次キャッシュメモリの個々のブロ
ックはシーケンシャルにアクセスされる為、１ブロック
分のアクセスを終了した後、全く使用されないにもかか
わらず、ＬＲＵアルゴリズムでリプレースされるまで２
次キャッシュ内に留まる。この結果、キャッシュの使用
効率が低下する問題があった。また、ＩＯＰからのアク
セスに対して２次キャッシュのアクセス時間はキャッシ
ュミス時にブロックロード時間が加算される為、周辺装
置に対するメモリアクセスタイムが増加し、周辺装置が
要求するデータを供給できない（データオーバラン）事
態に達する確率が増加するという問題点があった。
【０００７】本発明は、上述した従来例における問題点
を解消するためになされたもので、複数のプロセッサが
１つのキャッシュメモリを共有する場合、特定のプロセ
ッサからのアクセスしたラインが他のプロセッサのアク
セスによりスワップされるのを防ぐことができるデータ
処理装置を提供することを目的とする。
を解消するためになされたもので、複数のプロセッサが
１つのキャッシュメモリを共有する場合、特定のプロセ
ッサからのアクセスしたラインが他のプロセッサのアク
セスによりスワップされるのを防ぐことができるデータ
処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述目的を達成するため
に、本発明の第１のデータ処理装置は、セットアソシア
ティブ方式のキャッシュメモリと、該キャッシュメモリ
の同一セット内のアクセス履歴を保持する履歴メモリ
と、該履歴メモリの出力に応答し最も過去にアクセスさ
れたｗａｙを指定する判定手段と、前記キャッシュメモ
リのラインに対応するエントリを有し、該個々のエント
リは前記ラインの使用優先度を示す優先度メモリと、該
優先度メモリの出力の示す優先度を前記履歴メモリの更
新時に反映させる更新手段とを有する。
に、本発明の第１のデータ処理装置は、セットアソシア
ティブ方式のキャッシュメモリと、該キャッシュメモリ
の同一セット内のアクセス履歴を保持する履歴メモリ
と、該履歴メモリの出力に応答し最も過去にアクセスさ
れたｗａｙを指定する判定手段と、前記キャッシュメモ
リのラインに対応するエントリを有し、該個々のエント
リは前記ラインの使用優先度を示す優先度メモリと、該
優先度メモリの出力の示す優先度を前記履歴メモリの更
新時に反映させる更新手段とを有する。
【０００９】また、本発明の第２のデータ処理装置は、
複数のプロセッサからアクセスされるセットアソシアテ
ィブ方式のキャッシュメモリと、該キャッシュメモリの
同一セット内のアクセス履歴を記憶する履歴メモリと、
該履歴メモリの出力を参照し、最も過去にアクセスされ
たｗａｙとしてリプレース対象と判定する判定手段と、
前記複数のプロセッサ内の特定のプロセッサからのアク
セスに応答してアクセスされたキャッシュメモリのライ
ンに対応するエントリに表示するメモリと、前記履歴メ
モリの更新時に前記メモリの出力を、加味した値を設定
する更新手段とを有する。
複数のプロセッサからアクセスされるセットアソシアテ
ィブ方式のキャッシュメモリと、該キャッシュメモリの
同一セット内のアクセス履歴を記憶する履歴メモリと、
該履歴メモリの出力を参照し、最も過去にアクセスされ
たｗａｙとしてリプレース対象と判定する判定手段と、
前記複数のプロセッサ内の特定のプロセッサからのアク
セスに応答してアクセスされたキャッシュメモリのライ
ンに対応するエントリに表示するメモリと、前記履歴メ
モリの更新時に前記メモリの出力を、加味した値を設定
する更新手段とを有する。
【００１０】また、本発明の第３のデータ処理装置は、
プロセッサからアクセスされるセットアソシアティブ方
式のキャッシュメモリと、該キャッシュメモリの同一セ
ット内のアクセス履歴を記憶する履歴メモリと、該履歴
メモリの出力を参照し最も過去にアクセスされたｗａｙ
としてリプレース対象と判定する判定手段と、前記プロ
セッサからキャッシュアクセス要求に付加して転送され
る指示に応じてアクセスされたキャッシュラインに対応
したエントリに優先表示を行うメモリと、前記履歴メモ
リの更新時に前記メモリの出力を反映する更新手段とを
有する。
プロセッサからアクセスされるセットアソシアティブ方
式のキャッシュメモリと、該キャッシュメモリの同一セ
ット内のアクセス履歴を記憶する履歴メモリと、該履歴
メモリの出力を参照し最も過去にアクセスされたｗａｙ
としてリプレース対象と判定する判定手段と、前記プロ
セッサからキャッシュアクセス要求に付加して転送され
る指示に応じてアクセスされたキャッシュラインに対応
したエントリに優先表示を行うメモリと、前記履歴メモ
リの更新時に前記メモリの出力を反映する更新手段とを
有する。
【００１１】また、本発明の第４のデータ処理装置は、
第３のデータ処理装置の構成に加えて、高速入出力チャ
ネルと低速入出力チャネルと備え、高速入出力チャネル
のデータ転送に関わるメモリアクセスの送出時に優先表
示指示を出力し、該メモリアクセス対象キャッシュライ
ンの最終アクセスに優先を解除する指示を出力する入出
力プロセッサを備える。
第３のデータ処理装置の構成に加えて、高速入出力チャ
ネルと低速入出力チャネルと備え、高速入出力チャネル
のデータ転送に関わるメモリアクセスの送出時に優先表
示指示を出力し、該メモリアクセス対象キャッシュライ
ンの最終アクセスに優先を解除する指示を出力する入出
力プロセッサを備える。
【００１２】さらに、本発明の第５のデータ処理装置
は、セットアソシアティブ方式のキャッシュメモリと、
該キャッシュの同一セット内のアクセス履歴を保持する
履歴メモリと、該履歴メモリの出力に応答し最も過去に
アクセスされたｗａｙを指定する履歴メモリと、前記キ
ャッシュメモリのラインに対応するエントリを有し、該
エントリは同一セット中のｗａｙの優先度を示す優先度
メモリ手段と、該優先度メモリの出力の示す優先度を前
記履歴メモリの更新時に反映する更新手段と、プログラ
ムにより設定可能なレジスタ手段と、前記優先度メモリ
手段の同一セット内のｗａｙ優先度表示エントリ数が、
該レジスタ手段の数を越える設定を抑止する更新抑止手
段とを有する。
は、セットアソシアティブ方式のキャッシュメモリと、
該キャッシュの同一セット内のアクセス履歴を保持する
履歴メモリと、該履歴メモリの出力に応答し最も過去に
アクセスされたｗａｙを指定する履歴メモリと、前記キ
ャッシュメモリのラインに対応するエントリを有し、該
エントリは同一セット中のｗａｙの優先度を示す優先度
メモリ手段と、該優先度メモリの出力の示す優先度を前
記履歴メモリの更新時に反映する更新手段と、プログラ
ムにより設定可能なレジスタ手段と、前記優先度メモリ
手段の同一セット内のｗａｙ優先度表示エントリ数が、
該レジスタ手段の数を越える設定を抑止する更新抑止手
段とを有する。
【００１３】
【作用】本発明においては、高優先度指定されたライン
の余分なスワップアウトを未然に防止する。また、特定
のプロセッサのアクセスを高優度とすることによって、
特定プロセッサによりアクセスされたラインのスワップ
アウトを防止し、そのプロセッサの性能低下を防止す
る。さらに、プロセッサから個々のラインをアクセスす
る毎に優先度指定を制御することにより、個別ラインの
アクセス低下を防止する。また、高速入出力チャネルか
らのアクセス時に優先度指定を行うことによって、この
チャネルの性能低下を防止する。
の余分なスワップアウトを未然に防止する。また、特定
のプロセッサのアクセスを高優度とすることによって、
特定プロセッサによりアクセスされたラインのスワップ
アウトを防止し、そのプロセッサの性能低下を防止す
る。さらに、プロセッサから個々のラインをアクセスす
る毎に優先度指定を制御することにより、個別ラインの
アクセス低下を防止する。また、高速入出力チャネルか
らのアクセス時に優先度指定を行うことによって、この
チャネルの性能低下を防止する。
【００１４】また、上限レジスタを設け、同一セット内
の優先度指定を制限することによって、他のプロセッサ
からアクセスされたラインが極端にスワップされること
を防ぐ。
の優先度指定を制限することによって、他のプロセッサ
からアクセスされたラインが極端にスワップされること
を防ぐ。
【００１５】
【実施例】次に本発明について図面を用いて説明する。
図１は本発明を使用したシステムキャッシュを内蔵した
計算機システムのブロック図である。このシステムでは
システムキャッシュ２２を内蔵するシステム制御装置
（ＳＣＵ）２１は主記憶装置（ＭＭＵ）２９へのメモリ
アクセスを集中的に管理し、そのデータのコピーをシス
テムキャッシュ２２へ作成し、中央処理装置（ＣＰＵ
Ａ）２５、ＣＰＵＢ２６、入出力装置（ＩＯＰＡ）２
７、ＩＯＰＢ２８からの高速メモリアクセスに対してシ
ステムキャッシュにヒットする場合はシステムキャッシ
ュ２２に登録済みのデータにて処理し、キャッシュミス
であればＭＭＵ２９にアクセスして処理する。また、シ
ステムキャッシュ２２がフルであり、新たなブロックが
登録不可の場合には、既定のアルゴリズムに従い登録済
みのブロックのデータをＭＭＵ２９へ書き込んだ後に、
新しいブロックを主記憶からシステムキャッシュへ転送
し書き込む。
図１は本発明を使用したシステムキャッシュを内蔵した
計算機システムのブロック図である。このシステムでは
システムキャッシュ２２を内蔵するシステム制御装置
（ＳＣＵ）２１は主記憶装置（ＭＭＵ）２９へのメモリ
アクセスを集中的に管理し、そのデータのコピーをシス
テムキャッシュ２２へ作成し、中央処理装置（ＣＰＵ
Ａ）２５、ＣＰＵＢ２６、入出力装置（ＩＯＰＡ）２
７、ＩＯＰＢ２８からの高速メモリアクセスに対してシ
ステムキャッシュにヒットする場合はシステムキャッシ
ュ２２に登録済みのデータにて処理し、キャッシュミス
であればＭＭＵ２９にアクセスして処理する。また、シ
ステムキャッシュ２２がフルであり、新たなブロックが
登録不可の場合には、既定のアルゴリズムに従い登録済
みのブロックのデータをＭＭＵ２９へ書き込んだ後に、
新しいブロックを主記憶からシステムキャッシュへ転送
し書き込む。
【００１６】図２は上記システムキャッシュ２２の詳細
なブロック図である。
なブロック図である。
【００１７】アドレスセレクタ４０はシステムキャッシ
ュへのリクエスト元（ＣＰＵＡ、ＣＰＵＢ、ＩＯＰＡ、
ＩＯＢ）から転送されたアドレスおよびアドレスバッフ
ァ４４からの出力から１つを選択する。選択されたアド
レスの一部をアドレスアレイ３１、データアレイ３２の
索引アドレスとして供給する。また、選択されたアドレ
スの上位部はアドレスアレイ３７の連想アドレス用書込
データとしてアドレスアレイ３１に供給される。システ
ムキャッシュへの読出アクセス時には、アドレスセレク
タ４３から供給される索引アドレスに従い、アドレスア
レイ３１は４ｗａｙの各メモリ部から保持している連想
アドレスを出力する。
ュへのリクエスト元（ＣＰＵＡ、ＣＰＵＢ、ＩＯＰＡ、
ＩＯＢ）から転送されたアドレスおよびアドレスバッフ
ァ４４からの出力から１つを選択する。選択されたアド
レスの一部をアドレスアレイ３１、データアレイ３２の
索引アドレスとして供給する。また、選択されたアドレ
スの上位部はアドレスアレイ３７の連想アドレス用書込
データとしてアドレスアレイ３１に供給される。システ
ムキャッシュへの読出アクセス時には、アドレスセレク
タ４３から供給される索引アドレスに従い、アドレスア
レイ３１は４ｗａｙの各メモリ部から保持している連想
アドレスを出力する。
【００１８】出力された連想アドレスは比較器５１、５
２、５３、５４にてアドレスセレクタ４３から出力され
た参照アドレスの対応部分と比較して一致判定される。
一致を検出した比較器は要求されたデータがキャッシュ
内にあることを示すヒット信号を送出する。このヒット
信号はデータセレクタ３７に送られ、ヒットを検出した
比較器に対応するデータアレイ３２のｗａｙから出力さ
れるラインの出力データをデータセレクタ３７に選択さ
せる。選択されたデータはデータレジスタ４６から読出
要求元のプロセッサへ転送される。
２、５３、５４にてアドレスセレクタ４３から出力され
た参照アドレスの対応部分と比較して一致判定される。
一致を検出した比較器は要求されたデータがキャッシュ
内にあることを示すヒット信号を送出する。このヒット
信号はデータセレクタ３７に送られ、ヒットを検出した
比較器に対応するデータアレイ３２のｗａｙから出力さ
れるラインの出力データをデータセレクタ３７に選択さ
せる。選択されたデータはデータレジスタ４６から読出
要求元のプロセッサへ転送される。
【００１９】また、比較器５１〜５４のいずれもアドレ
スアレイの出力と、参照アドレスとの一致を検出しない
場合は、制御回路４７はキャッシュミスと認識して、ア
ドレスセレクタ４３から出力されるアクセスアドレスを
アドレスバッファ４４へ転送し、アドレスバッファ４４
から主記憶装置（ＭＭＵ）２９へ読出アドレスとして送
出する。ＭＭＵ２９で読出されたデータは、データセレ
クタ４８を介してデータバッファ４５へセットされる。
スアレイの出力と、参照アドレスとの一致を検出しない
場合は、制御回路４７はキャッシュミスと認識して、ア
ドレスセレクタ４３から出力されるアクセスアドレスを
アドレスバッファ４４へ転送し、アドレスバッファ４４
から主記憶装置（ＭＭＵ）２９へ読出アドレスとして送
出する。ＭＭＵ２９で読出されたデータは、データセレ
クタ４８を介してデータバッファ４５へセットされる。
【００２０】制御回路４７は、読出データが転送される
と、アドレスバッファ４４内に保持していた読出アドレ
スをアドレスセレクタ４０を介して参照アドレスとして
キャッシュを再アクセスし、ラウンドロビンメモリ３３
の状態から指定されたデータアレイ３２の空ラインにデ
ータバッファ４５からデータセレクタ４１を介して転送
したデータを書き込むとともに、このラインに対応する
アドレスアレイのラインに参照アドレスを登録する。こ
れによりキャッシュヒットのエントリを生成できるの
で、以後はキャッシュヒット時と同じ動作で読出データ
をデータレジスタ４６から要求元プロセサへ転送する。
と、アドレスバッファ４４内に保持していた読出アドレ
スをアドレスセレクタ４０を介して参照アドレスとして
キャッシュを再アクセスし、ラウンドロビンメモリ３３
の状態から指定されたデータアレイ３２の空ラインにデ
ータバッファ４５からデータセレクタ４１を介して転送
したデータを書き込むとともに、このラインに対応する
アドレスアレイのラインに参照アドレスを登録する。こ
れによりキャッシュヒットのエントリを生成できるの
で、以後はキャッシュヒット時と同じ動作で読出データ
をデータレジスタ４６から要求元プロセサへ転送する。
【００２１】次に、比較器５１、５２、５３、５４のい
ずれもキャッシュヒットを検出しない、即ちキャッシュ
ミスの場合で、かつアドレスアレイ３１の４ｗａｙのす
べてのエントリが有効データを保持している場合の動作
を説明する。索引アドレスを用いてラウンドロビンメモ
リ（ＲＲＭ）３３を読出した内容を用いて、図３のアル
ゴリズムで１ｗａｙを選択してデータアレイ３２の１ラ
インのデータを次の手順でスワップアウトする。キャッ
シュミス検出後、アクセスアドレスはアドレスバッファ
４４に保持される。このアドレスをアドレスセレクタ４
０を介してアドレスアレイ３１とデータアレイ３２に転
送してメモリの内容を読み出す。ＲＲＭ３３の内容を元
にして決定された１ｗａｙに対応するアドレスアレイ３
１の内容をセレクタ４８により主記憶の書込アドレスを
供給する。また書込みデータをデータセレクタ３７によ
り読出されたデータアレイ３２の１ｗａｙを選択してデ
ータレジスタ４６を介して主記憶へ書き込み要求を送出
する。
ずれもキャッシュヒットを検出しない、即ちキャッシュ
ミスの場合で、かつアドレスアレイ３１の４ｗａｙのす
べてのエントリが有効データを保持している場合の動作
を説明する。索引アドレスを用いてラウンドロビンメモ
リ（ＲＲＭ）３３を読出した内容を用いて、図３のアル
ゴリズムで１ｗａｙを選択してデータアレイ３２の１ラ
インのデータを次の手順でスワップアウトする。キャッ
シュミス検出後、アクセスアドレスはアドレスバッファ
４４に保持される。このアドレスをアドレスセレクタ４
０を介してアドレスアレイ３１とデータアレイ３２に転
送してメモリの内容を読み出す。ＲＲＭ３３の内容を元
にして決定された１ｗａｙに対応するアドレスアレイ３
１の内容をセレクタ４８により主記憶の書込アドレスを
供給する。また書込みデータをデータセレクタ３７によ
り読出されたデータアレイ３２の１ｗａｙを選択してデ
ータレジスタ４６を介して主記憶へ書き込み要求を送出
する。
【００２２】続いて、アドレスバッファ４４内のアドレ
スをセレクタ４８で選択し、主記憶へ転送し、読出し要
求を送付する。読出されたデータはデータバッファ４５
を介してデータアレイ３２のＲＲＭ３３によって決定さ
れた１ｗａｙ内のアドレスバッファ４４で指定するライ
ンに書き込まれる。これと同時に、アドレスバッファ４
４の連想アドレス部がこのラインに対応するアドレスア
レイに書き込まれる。
スをセレクタ４８で選択し、主記憶へ転送し、読出し要
求を送付する。読出されたデータはデータバッファ４５
を介してデータアレイ３２のＲＲＭ３３によって決定さ
れた１ｗａｙ内のアドレスバッファ４４で指定するライ
ンに書き込まれる。これと同時に、アドレスバッファ４
４の連想アドレス部がこのラインに対応するアドレスア
レイに書き込まれる。
【００２３】プライオリティメモリ（ＰＲＭ）３４はセ
レクタ４３によって切替られたキャッシュへのアクセス
要求元に対応して、要求元がＩＯＰであれば“１”を、
ＣＰＵであれば“”０”を示すプライオリティビットと
要求元から送付されたリクエクトコードの一部を対にし
てアドレスアレイ３１に対応するエントリに保持するメ
モリである。ＰＲＭ３４の出力はＲＲＭ３３の内容を更
新するデータを生成するＲＲＭデータ生成回路３５へ転
送し、ここでＲＲＭ書込データの生成に使用される。
レクタ４３によって切替られたキャッシュへのアクセス
要求元に対応して、要求元がＩＯＰであれば“１”を、
ＣＰＵであれば“”０”を示すプライオリティビットと
要求元から送付されたリクエクトコードの一部を対にし
てアドレスアレイ３１に対応するエントリに保持するメ
モリである。ＰＲＭ３４の出力はＲＲＭ３３の内容を更
新するデータを生成するＲＲＭデータ生成回路３５へ転
送し、ここでＲＲＭ書込データの生成に使用される。
【００２４】次に、本発明のキャッシュラインのリプレ
ース方式について説明する（キャッシュのラインのリプ
レースはアクセスされたアドレスの索引アドレス部でア
ドレスアレイ３１内の４ｗａｙがすべて既に有効データ
を有しかつキャッシュミスであるときに発生する）。キ
ャッシュへのアクセスがあると、アドレスアレイ３１と
データアレイ３２へのアクセスと並行してＲＲＭ３３と
ＰＲＭ３４がアクセスされ索引アドレスに対応するエン
トリが読出される。ＲＲＭ更新回路３５はタイミングｔ
1 においてアクセスされたキャッシュレベルに応じてＲ
ＲＭ３３を更新するとともにＲＲＭ更新回路３５はタイ
ミングｔ2 においてＰＲＭ３４からの読出データによ
り、ＲＲＭ更新データを生成する。
ース方式について説明する（キャッシュのラインのリプ
レースはアクセスされたアドレスの索引アドレス部でア
ドレスアレイ３１内の４ｗａｙがすべて既に有効データ
を有しかつキャッシュミスであるときに発生する）。キ
ャッシュへのアクセスがあると、アドレスアレイ３１と
データアレイ３２へのアクセスと並行してＲＲＭ３３と
ＰＲＭ３４がアクセスされ索引アドレスに対応するエン
トリが読出される。ＲＲＭ更新回路３５はタイミングｔ
1 においてアクセスされたキャッシュレベルに応じてＲ
ＲＭ３３を更新するとともにＲＲＭ更新回路３５はタイ
ミングｔ2 においてＰＲＭ３４からの読出データによ
り、ＲＲＭ更新データを生成する。
【００２５】図４はＲＲＭ更新回路３５の回路図であ
り、キャッシュヒットしたレベルはデコーダ５２の入力
となり、図５のデコード論理によってＲＲＭ反転信号と
して反転回路５１へ供給される。さらに、ＰＲＭ３４の
出力はデコーダ５３へ供給され図５のデコード論理によ
ってＲＲＭ反転信号となる。
り、キャッシュヒットしたレベルはデコーダ５２の入力
となり、図５のデコード論理によってＲＲＭ反転信号と
して反転回路５１へ供給される。さらに、ＰＲＭ３４の
出力はデコーダ５３へ供給され図５のデコード論理によ
ってＲＲＭ反転信号となる。
【００２６】従って、ＲＲＭ更新データは下式で生成さ
れる：
れる：
【００２７】
【数１】 ここで、Ｄi はＲＲＭの出力であり、Ｄi+1 はＲＲＭへ
のセットデータであり、ｄ（ＣＨj ）・ｔ1 はｔ1 タイ
ミングでのキャッシュヒットレベルのデコード出力であ
り、ｄ（ＣＰi ）・ｔ2 はｔ2 タイミングでＰＲＭ出力
のデコード出力であり、ＲＲＭはｔ1 およびｔ2 タイミ
ングで更新される。
のセットデータであり、ｄ（ＣＨj ）・ｔ1 はｔ1 タイ
ミングでのキャッシュヒットレベルのデコード出力であ
り、ｄ（ＣＰi ）・ｔ2 はｔ2 タイミングでＰＲＭ出力
のデコード出力であり、ＲＲＭはｔ1 およびｔ2 タイミ
ングで更新される。
【００２８】これによって、ＰＲＭに１を指定されたレ
ベルはキャッシュに最近アクセスされたのと等価な値と
なる為、キャッシュからリプレスされない。
ベルはキャッシュに最近アクセスされたのと等価な値と
なる為、キャッシュからリプレスされない。
【００２９】図６はＰＲＭ３４のデータ生成回路を示し
ており、アクセス元がＩＯＰの場合に“１”を書き込
み、ＣＰＵでは“０”を書込む。ＩＯＰからのリクエス
トコードのキャッシュラインアクセス開始ビットにて
“１”をセットし、ラインアクセス終了ビットにて
“０”をセットする。これによって、ＩＯＰのリクエス
トにて登録されたブロックはＣＰＵからのアクセスによ
ってリプレースされることはなく、ＩＯＰからのアクセ
ス速度の低下は少ない。また、プライオリティはブロッ
ク単位で高く設定されているのでＣＰＵへの性能インパ
クトも小さい。
ており、アクセス元がＩＯＰの場合に“１”を書き込
み、ＣＰＵでは“０”を書込む。ＩＯＰからのリクエス
トコードのキャッシュラインアクセス開始ビットにて
“１”をセットし、ラインアクセス終了ビットにて
“０”をセットする。これによって、ＩＯＰのリクエス
トにて登録されたブロックはＣＰＵからのアクセスによ
ってリプレースされることはなく、ＩＯＰからのアクセ
ス速度の低下は少ない。また、プライオリティはブロッ
ク単位で高く設定されているのでＣＰＵへの性能インパ
クトも小さい。
【００３０】また、ＰＲＭ３４にＩＯＰの入出力チャネ
ル識別ビット（ＣＨＩＤ）としてリクエストコードの一
部に埋め込まれたデータを保持するビットを図７のよう
に設けた場合、このビットは入出力チャネルが高速チャ
ネルで“１”低速チャネルであれば“０”を示すので、
前述の生成信号とＡＮＤをとることによって、高速チャ
ネルからアクセスされたキャッシュブロックのみを高プ
ライオリティに設定できる。
ル識別ビット（ＣＨＩＤ）としてリクエストコードの一
部に埋め込まれたデータを保持するビットを図７のよう
に設けた場合、このビットは入出力チャネルが高速チャ
ネルで“１”低速チャネルであれば“０”を示すので、
前述の生成信号とＡＮＤをとることによって、高速チャ
ネルからアクセスされたキャッシュブロックのみを高プ
ライオリティに設定できる。
【００３１】また、ＩＯＰがデータチェイン、コマンド
チェイン、終了ステータスを検出して動作を終了する場
合、図７に示すような転送終了リクエストコードを該当
するチャネルが直前に出したアドレスと共に送出する。
このリクエストコードはＰＲＭ３４の対応するビットを
０にセットさせる。
チェイン、終了ステータスを検出して動作を終了する場
合、図７に示すような転送終了リクエストコードを該当
するチャネルが直前に出したアドレスと共に送出する。
このリクエストコードはＰＲＭ３４の対応するビットを
０にセットさせる。
【００３２】次に、ＰＲＭ３４のプライオリティ上限設
定回路について説明する。同一の索引アドレスで索引さ
れる４レベルのＰＲＭ３４において“１”のレベルが増
加すると、低レベルのアクセス要求元に割り当てられた
キャッシュラインは頻繁にリプレースされる為、メモリ
アクセス性能が極端に低下する欠点を生じる。図８は、
ＲＲＭ３４の出力をコード化する符号器６１と、ＣＰＵ
から設定される上限レジスタ６２と、（符号器６１の出
力）−（上限レジスタ６２）を計算する減算器６３から
構成された上限設定回路であり、減算器６３のキャリー
出力によって、ＲＲＭ３４への“１”セットを抑止す
る。これによって、上限レジスタ６２に設定された値以
上のプライオリティ付レベルが増加することを抑止でき
る。
定回路について説明する。同一の索引アドレスで索引さ
れる４レベルのＰＲＭ３４において“１”のレベルが増
加すると、低レベルのアクセス要求元に割り当てられた
キャッシュラインは頻繁にリプレースされる為、メモリ
アクセス性能が極端に低下する欠点を生じる。図８は、
ＲＲＭ３４の出力をコード化する符号器６１と、ＣＰＵ
から設定される上限レジスタ６２と、（符号器６１の出
力）−（上限レジスタ６２）を計算する減算器６３から
構成された上限設定回路であり、減算器６３のキャリー
出力によって、ＲＲＭ３４への“１”セットを抑止す
る。これによって、上限レジスタ６２に設定された値以
上のプライオリティ付レベルが増加することを抑止でき
る。
【００３３】本発明は、次の構成を備える態様に従った
データ処理装置を構成できる。
データ処理装置を構成できる。
【００３４】本発明の第１のデータ処理装置は、セット
アソシアティブ方式のキャッシュメモリと、該キャッシ
ュメモリの同一セット内のアクセス履歴を保持する履歴
メモリと、該履歴メモリの出力に応答し最も過去にアク
セスされたｗａｙを指定する判定手段と、前記キャッシ
ュメモリのラインに対応するエントリを有し、該個々の
エントリは前記ラインの使用優先度を示す優先度メモリ
と、該優先度メモリの出力の示す優先度を前記履歴メモ
リの更新時に反映させる更新手段とを有する。また、本
発明の第２のデータ処理装置は、複数のプロセッサから
アクセスされるセットアソシアティブ方式のキャッシュ
メモリと、該キャッシュメモリの同一セット内のアクセ
ス履歴を記憶する履歴メモリと、該履歴メモリの出力を
参照し、最も過去にアクセスされたｗａｙとしてリプレ
ース対象と判定する判定手段と、前記複数のプロセッサ
内の特定のプロセッサからのアクセスに応答してアクセ
スされたキャッシュメモリのラインに対応するエントリ
に表示するメモリと、前記履歴メモリの更新時に前記メ
モリの出力を、加味した値を設定する更新手段とを有す
る。
アソシアティブ方式のキャッシュメモリと、該キャッシ
ュメモリの同一セット内のアクセス履歴を保持する履歴
メモリと、該履歴メモリの出力に応答し最も過去にアク
セスされたｗａｙを指定する判定手段と、前記キャッシ
ュメモリのラインに対応するエントリを有し、該個々の
エントリは前記ラインの使用優先度を示す優先度メモリ
と、該優先度メモリの出力の示す優先度を前記履歴メモ
リの更新時に反映させる更新手段とを有する。また、本
発明の第２のデータ処理装置は、複数のプロセッサから
アクセスされるセットアソシアティブ方式のキャッシュ
メモリと、該キャッシュメモリの同一セット内のアクセ
ス履歴を記憶する履歴メモリと、該履歴メモリの出力を
参照し、最も過去にアクセスされたｗａｙとしてリプレ
ース対象と判定する判定手段と、前記複数のプロセッサ
内の特定のプロセッサからのアクセスに応答してアクセ
スされたキャッシュメモリのラインに対応するエントリ
に表示するメモリと、前記履歴メモリの更新時に前記メ
モリの出力を、加味した値を設定する更新手段とを有す
る。
【００３５】また、本発明の第３のデータ処理装置は、
プロセッサからアクセスされるセットアソシアティブ方
式のキャッシュメモリと、該キャッシュメモリの同一セ
ット内のアクセス履歴を記憶する履歴メモリと、該履歴
メモリの出力を参照し最も過去にアクセスされたｗａｙ
としてリプレース対象と判定する判定手段と、前記プロ
セッサからキャッシュアクセス要求に付加して転送され
る指示に応じてアクセスされたキャッシュラインに対応
したエントリに優先表示を行うメモリと、前記履歴メモ
リの更新時に前記メモリの出力を反映する更新手段とを
有する。
プロセッサからアクセスされるセットアソシアティブ方
式のキャッシュメモリと、該キャッシュメモリの同一セ
ット内のアクセス履歴を記憶する履歴メモリと、該履歴
メモリの出力を参照し最も過去にアクセスされたｗａｙ
としてリプレース対象と判定する判定手段と、前記プロ
セッサからキャッシュアクセス要求に付加して転送され
る指示に応じてアクセスされたキャッシュラインに対応
したエントリに優先表示を行うメモリと、前記履歴メモ
リの更新時に前記メモリの出力を反映する更新手段とを
有する。
【００３６】また、本発明の第４のデータ処理装置は、
第３のデータ処理装置の構成に加えて、高速入出力チャ
ネルと低速入出力チャネルと備え、高速入出力チャネル
のデータ転送に関わるメモリアクセスの送出時に優先表
示指示を出力し、該メモリアクセス対象キャッシュライ
ンの最終アクセスに優先を解除する指示を出力する入出
力プロセッサを備える。
第３のデータ処理装置の構成に加えて、高速入出力チャ
ネルと低速入出力チャネルと備え、高速入出力チャネル
のデータ転送に関わるメモリアクセスの送出時に優先表
示指示を出力し、該メモリアクセス対象キャッシュライ
ンの最終アクセスに優先を解除する指示を出力する入出
力プロセッサを備える。
【００３７】さらに、本発明の第５のデータ処理装置
は、セットアソシアティブ方式のキャッシュメモリと、
該キャッシュの同一セット内のアクセス履歴を保持する
履歴メモリと、該履歴メモリの出力に応答し最も過去に
アクセスされたｗａｙを指定する履歴メモリと、前記キ
ャッシュメモリのラインに対応するエントリを有し、該
エントリは同一セット中のｗａｙの優先度を示す優先度
メモリ手段と、該優先度メモリの出力の示す優先度を前
記履歴メモリの更新時に反映する更新手段と、プログラ
ムにより設定可能なレジスタ手段と、前記優先度メモリ
手段の同一セット内のｗａｙ優先度表示エントリ数が、
該レジスタ手段の数を越える設定を抑止する更新抑止手
段とを有する。
は、セットアソシアティブ方式のキャッシュメモリと、
該キャッシュの同一セット内のアクセス履歴を保持する
履歴メモリと、該履歴メモリの出力に応答し最も過去に
アクセスされたｗａｙを指定する履歴メモリと、前記キ
ャッシュメモリのラインに対応するエントリを有し、該
エントリは同一セット中のｗａｙの優先度を示す優先度
メモリ手段と、該優先度メモリの出力の示す優先度を前
記履歴メモリの更新時に反映する更新手段と、プログラ
ムにより設定可能なレジスタ手段と、前記優先度メモリ
手段の同一セット内のｗａｙ優先度表示エントリ数が、
該レジスタ手段の数を越える設定を抑止する更新抑止手
段とを有する。
【００３８】
【発明の効果】以上説明したように構成することによっ
て、本発明は、高優先度指定されたラインの余分なスワ
ップアウトを未然に防止する効果がある。
て、本発明は、高優先度指定されたラインの余分なスワ
ップアウトを未然に防止する効果がある。
【００３９】また、特定のプロセッサのアクセスを高優
度とすることによって、特定プロセッサによりアクセス
されたラインのスワップアウトを防止し、このプロセッ
サの性能低下を防止する効果がある。
度とすることによって、特定プロセッサによりアクセス
されたラインのスワップアウトを防止し、このプロセッ
サの性能低下を防止する効果がある。
【００４０】また、プロセッサから個々のラインをアク
セスする毎に優先度指定を制御することにより個別ライ
ンのアクセス低下を防止する効果がある。
セスする毎に優先度指定を制御することにより個別ライ
ンのアクセス低下を防止する効果がある。
【００４１】また、高速入出力チャネルからのアクセス
時に優先度指定を行うことによって、このチャネルの性
能低下を防止する効果がある。
時に優先度指定を行うことによって、このチャネルの性
能低下を防止する効果がある。
【００４２】また、上限レジスタを設け、同一セット内
の優先度指定を制限することによって他のプロセッサか
らアクセスされたラインが極端にスワップされることを
防ぐ効果がある。
の優先度指定を制限することによって他のプロセッサか
らアクセスされたラインが極端にスワップされることを
防ぐ効果がある。
【００４３】以上に記述した性能低下防止は特定のメモ
リアクセスにおいて即答性を要求されるケースで効果を
発揮する。
リアクセスにおいて即答性を要求されるケースで効果を
発揮する。
【図１】システムキャッシュを内蔵した計算機システム
のブロック図である。
のブロック図である。
【図２】図１のシステムキャッシュ２２の詳細なブロッ
ク図である。
ク図である。
【図３】図２のＲＲＭ３３の更新アルゴリズムの説明図
である。
である。
【図４】図２のＲＲＭの更新回路３５の回路図である。
【図５】図４のデコーダ５２の真理値表を示した説明図
である。
である。
【図６】図２のＰＲＭ３４の入力データ生成回路の一実
施例による回路図である。
施例による回路図である。
【図７】図６に対応する他の実施例による回路図であ
る。
る。
【図８】ＰＲＭ３４のプライオリティ上限設定回路の一
実施例による回路図である。
実施例による回路図である。
【図９】従来のシステムキャッシュメモリの該略図であ
る。
る。
２１ システム制御装置、 ２２ システムキャッシュ ２５ ＣＰＵＡ．２６ＣＰＵＢ ２７ ＩＯＰＡ ２８ ＩＯＰＢ ２９ 手記憶装置（ＭＭＵ） ３１ アドレスアレイ ３２ データアレイ ３３ ラウンドロビンメモリ（ＲＲＭ） ３４ メモリ（ＰＲＭ）
Claims (5)
- 【請求項１】 セットアソシアティブ方式のキャッシュ
メモリと、該キャッシュメモリの同一セット内のアクセ
ス履歴を保持する履歴メモリと、該履歴メモリの出力に
応答し最も過去にアクセスされたｗａｙを指定する判定
手段と、前記キャッシュメモリのラインに対応するエン
トリを有し、該個々のエントリは前記ラインの使用優先
度を示す優先度メモリと、該優先度メモリの出力の示す
優先度を前記履歴メモリの更新時に反映させる更新手段
とを有するデータ処理装置。 - 【請求項２】 複数のプロセッサからアクセスされるセ
ットアソシアティブ方式のキャッシュメモリと、該キャ
ッシュメモリの同一セット内のアクセス履歴を記憶する
履歴メモリと、該履歴メモリの出力を参照し、最も過去
にアクセスされたｗａｙとしてリプレース対象と判定す
る判定手段と、前記複数のプロセッサ内の特定のプロセ
ッサからのアクセスに応答してアクセスされたキャッシ
ュメモリのラインに対応するエントリに表示するメモリ
と、前記履歴メモリの更新時に前記メモリの出力を、加
味した値を設定する更新手段とを有するデータ処理装
置。 - 【請求項３】 プロセッサからアクセスされるセットア
ソシアティブ方式のキャッシュメモリと、該キャッシュ
メモリの同一セット内のアクセス履歴を記憶する履歴メ
モリと、該履歴メモリの出力を参照し最も過去にアクセ
スされたｗａｙとしてリプレース対象と判定する判定手
段と、前記プロセッサからキャッシュアクセス要求に付
加して転送される指示に応じてアクセスされたキャッシ
ュラインに対応したエントリに優先表示を行うメモリ
と、前記履歴メモリの更新時に前記メモリの出力を反映
する更新手段とを有するデータ処理装置。 - 【請求項４】 高速入出力チャネルと低速入出力チャネ
ルと備え、高速入出力チャネルのデータ転送に関わるメ
モリアクセスの送出時に優先表示指示を出力し、該メモ
リアクセス対象キャッシュラインの最終アクセスに優先
を解除する指示を出力する入出力プロセッサを備えた請
求項３記載のデータ処理装置。 - 【請求項５】 セットアソシアティブ方式のキャッシュ
メモリと、該キャッシュの同一セット内のアクセス履歴
を保持する履歴メモリと、該履歴メモリの出力に応答し
最も過去にアクセスされたｗａｙを指定する履歴メモリ
と、前記キャッシュメモリのラインに対応するエントリ
を有し、該エントリは同一セット中のｗａｙの優先度を
示す優先度メモリ手段と、該優先度メモリの出力の示す
優先度を前記履歴メモリの更新時に反映する更新手段
と、プログラムにより設定可能なレジスタ手段と、前記
優先度メモリ手段の同一セット内のｗａｙ優先度表示エ
ントリ数が、該レジスタ手段の数を越える設定を抑止す
る更新抑止手段とを有するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350623A JPH05165726A (ja) | 1991-12-12 | 1991-12-12 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350623A JPH05165726A (ja) | 1991-12-12 | 1991-12-12 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165726A true JPH05165726A (ja) | 1993-07-02 |
Family
ID=18411731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350623A Pending JPH05165726A (ja) | 1991-12-12 | 1991-12-12 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
-
1991
- 1991-12-12 JP JP3350623A patent/JPH05165726A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002510085A (ja) * | 1998-03-31 | 2002-04-02 | インテル・コーポレーション | テンポラリ命令及び非テンポラリ命令用の共用キャッシュ構造 |
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