JPH05160713A - Ｔｔｌ論理回路 - Google Patents
Ｔｔｌ論理回路Info
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- JPH05160713A JPH05160713A JP32082491A JP32082491A JPH05160713A JP H05160713 A JPH05160713 A JP H05160713A JP 32082491 A JP32082491 A JP 32082491A JP 32082491 A JP32082491 A JP 32082491A JP H05160713 A JPH05160713 A JP H05160713A
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- voltage
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Abstract
(57)【要約】
【目的】 出力に負電圧ノイズが加わっても遅延時間が
増加しないようにする。 【構成】 トランジスタＱ１１のベース電圧はダイオー
ドＤ１１，ＳＤ１１によって決まり、その値は０．５Ｖ
＋０．７Ｖ＝１．２Ｖである。従って、エミッタ電流が
流れる状態では、トランジスタＱ１１のエミッタ電圧が
０．５Ｖとなる。ローレベルの出力信号ＯＵＴに負電圧
のノイズが加わり、０Ｖ以下になろうとすると、トラン
ジスタＱ１１のエミッタ電流が、トランジスタＱ５のベ
ースおよびコレクタを通じて流れ、トランジスタＱ１１
のエミッタ、従ってトランジスタＱ５のベース電圧は
０．５Ｖにクランプされる。その結果、トランジスタＱ
２がオンすることが防止され、負電圧ノイズの影響がな
くなる。
増加しないようにする。 【構成】 トランジスタＱ１１のベース電圧はダイオー
ドＤ１１，ＳＤ１１によって決まり、その値は０．５Ｖ
＋０．７Ｖ＝１．２Ｖである。従って、エミッタ電流が
流れる状態では、トランジスタＱ１１のエミッタ電圧が
０．５Ｖとなる。ローレベルの出力信号ＯＵＴに負電圧
のノイズが加わり、０Ｖ以下になろうとすると、トラン
ジスタＱ１１のエミッタ電流が、トランジスタＱ５のベ
ースおよびコレクタを通じて流れ、トランジスタＱ１１
のエミッタ、従ってトランジスタＱ５のベース電圧は
０．５Ｖにクランプされる。その結果、トランジスタＱ
２がオンすることが防止され、負電圧ノイズの影響がな
くなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＴＴＬ論理回路に関す
るものである。
るものである。
【０００２】
【従来の技術】ＴＴＬ論理回路の１つであるインバータ
回路の従来例を図３に示す。このインバータ回路では、
入力信号ＩＮがハイレベルになると、トランジスタＱ２
はオンするので、出力プルアップ用トランジスタＱ４は
オフ、出力プルダウン用トランジスタＱ５はオンとなっ
て出力信号ＯＵＴはローレベルとなる。一方、入力信号
ＩＮがローレベルになると、トランジスタＱ２はオフす
るので、出力プルアップ用トランジスタＱ４はオン、出
力プルダウン用トランジスタＱ５はオフとなって出力信
号ＯＵＴはハイレベルとなる。
回路の従来例を図３に示す。このインバータ回路では、
入力信号ＩＮがハイレベルになると、トランジスタＱ２
はオンするので、出力プルアップ用トランジスタＱ４は
オフ、出力プルダウン用トランジスタＱ５はオンとなっ
て出力信号ＯＵＴはローレベルとなる。一方、入力信号
ＩＮがローレベルになると、トランジスタＱ２はオフす
るので、出力プルアップ用トランジスタＱ４はオン、出
力プルダウン用トランジスタＱ５はオフとなって出力信
号ＯＵＴはハイレベルとなる。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来のＴＴＬ論理回路では、出力信号ＯＵＴがローレベル
のとき、その出力信号にあるレベルの負電圧のノイズが
加わると、入力信号ＩＮがローレベルに変化してもノイ
ズが加わっている間は出力信号ＯＵＴはハイレベルに変
化せず、ノイズが無くなってからハイレベルに変化す
る。そのため、論理回路の伝達遅延時間の増加を招いて
いる。
来のＴＴＬ論理回路では、出力信号ＯＵＴがローレベル
のとき、その出力信号にあるレベルの負電圧のノイズが
加わると、入力信号ＩＮがローレベルに変化してもノイ
ズが加わっている間は出力信号ＯＵＴはハイレベルに変
化せず、ノイズが無くなってからハイレベルに変化す
る。そのため、論理回路の伝達遅延時間の増加を招いて
いる。
【０００４】この現象について図３を参照して具体的に
説明する。ここで、トランジスタＱ１，Ｑ２，Ｑ４がオ
ンのときのベース−エミッタ間電圧（すなわち、ＰＮ接
合の電位差）を０．８Ｖとし、トランジスタＱ１，Ｑ５
がオンのときのベース−コレクタ間電圧（すなわち、シ
ョットキーダイオードの電位差）を０．５Ｖとする。こ
のとき、出力信号ＯＵＴに負電圧のノイズが加わり、−
１．０Ｖ以下になったとすると、トランジスタＱ５のベ
ース電圧は−０．５Ｖ以下となり、一方、トランジスタ
Ｑ１のエミッタ電圧は０Ｖであるから、トランジスタＱ
１のベース電圧は０Ｖ＋０．８Ｖ、コレクタ電圧は０Ｖ
＋０．８Ｖ−０．５Ｖ＝０．３Ｖとなる。従って、トラ
ンジスタＱ２はオンし、トランジスタＱ４はオフとなっ
て、出力信号ＯＵＴはハイレベルになれない。
説明する。ここで、トランジスタＱ１，Ｑ２，Ｑ４がオ
ンのときのベース−エミッタ間電圧（すなわち、ＰＮ接
合の電位差）を０．８Ｖとし、トランジスタＱ１，Ｑ５
がオンのときのベース−コレクタ間電圧（すなわち、シ
ョットキーダイオードの電位差）を０．５Ｖとする。こ
のとき、出力信号ＯＵＴに負電圧のノイズが加わり、−
１．０Ｖ以下になったとすると、トランジスタＱ５のベ
ース電圧は−０．５Ｖ以下となり、一方、トランジスタ
Ｑ１のエミッタ電圧は０Ｖであるから、トランジスタＱ
１のベース電圧は０Ｖ＋０．８Ｖ、コレクタ電圧は０Ｖ
＋０．８Ｖ−０．５Ｖ＝０．３Ｖとなる。従って、トラ
ンジスタＱ２はオンし、トランジスタＱ４はオフとなっ
て、出力信号ＯＵＴはハイレベルになれない。
【０００５】本発明の目的は、このような問題を解決
し、出力に負電圧のノイズが加わっても伝達遅延時間が
増加することのないＴＴＬ論理回路を提供することにあ
る。
し、出力に負電圧のノイズが加わっても伝達遅延時間が
増加することのないＴＴＬ論理回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】第１の発明は、出力プル
ダウン用の第１のトランジスタを備えたＴＴＬ論理回路
において、第２のトランジスタと、方向を一致させて直
列接続されたＰＮ接合ダイオードとショットキーダイオ
ードとからなるダイオード回路と、第１および第２の抵
抗とを備え、前記第２のトランジスタのエミッタは前記
第１のトランジスタのベースに、コレクタは前記第１の
抵抗を通じて所定の電源に、ベースは前記第２の抵抗を
通じて所定の電源にそれぞれ接続され、前記ダイオード
回路のアノード側の一端は前記第２のトランジスタのベ
ースに接続され、前記ダイオード回路の他端はグランド
に接続されていることを特徴とする。
ダウン用の第１のトランジスタを備えたＴＴＬ論理回路
において、第２のトランジスタと、方向を一致させて直
列接続されたＰＮ接合ダイオードとショットキーダイオ
ードとからなるダイオード回路と、第１および第２の抵
抗とを備え、前記第２のトランジスタのエミッタは前記
第１のトランジスタのベースに、コレクタは前記第１の
抵抗を通じて所定の電源に、ベースは前記第２の抵抗を
通じて所定の電源にそれぞれ接続され、前記ダイオード
回路のアノード側の一端は前記第２のトランジスタのベ
ースに接続され、前記ダイオード回路の他端はグランド
に接続されていることを特徴とする。
【０００７】第２の発明は、出力プルダウン用の第１の
トランジスタを備えたＴＴＬ論理回路において、第２の
トランジスタと、方向を一致させて直列接続された第１
および第２のＰＮ接合ダイオードからなるダイオード回
路と、第１および第２の抵抗を備え、前記第２のトラン
ジスタのエミッタは前記第１のトランジスタのベース
に、コレクタは前記第１の抵抗を通じて所定の電源に、
ベースは前記第２の抵抗を通じて所定の電源にそれぞれ
接続され、前記ダイオード回路のアノード側の一端は前
記第２のトランジスタのベースに接続され、前記ダイオ
ード回路の他端はグランドに接続されていることを特徴
とする。
トランジスタを備えたＴＴＬ論理回路において、第２の
トランジスタと、方向を一致させて直列接続された第１
および第２のＰＮ接合ダイオードからなるダイオード回
路と、第１および第２の抵抗を備え、前記第２のトラン
ジスタのエミッタは前記第１のトランジスタのベース
に、コレクタは前記第１の抵抗を通じて所定の電源に、
ベースは前記第２の抵抗を通じて所定の電源にそれぞれ
接続され、前記ダイオード回路のアノード側の一端は前
記第２のトランジスタのベースに接続され、前記ダイオ
ード回路の他端はグランドに接続されていることを特徴
とする。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に第１の発明によるＴＴＬ論理回路の一
例としてインバータ回路を示す。この回路は本来のイン
バータ回路にクランプ回路１を追加して構成されてい
る。
説明する。図１に第１の発明によるＴＴＬ論理回路の一
例としてインバータ回路を示す。この回路は本来のイン
バータ回路にクランプ回路１を追加して構成されてい
る。
【０００９】本来のインバータ回路の部分は、トランジ
スタＱ１〜Ｑ６と、抵抗Ｒ１〜Ｒ６とにより構成されて
いる。尚、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ５，Ｑ６
はベース・コレクタ間にショットキー・ダイオードを連
結させたものである。そして、入力部のトランジスタＱ
１のベースは抵抗Ｒ１を通じて電源ＶＣＣに接続され、
コレクタはトランジスタＱ２のベースに接続されてい
る。トランジスタＱ１のエミッタには入力信号ＩＮが入
力される。トランジスタＱ２のコレクタは抵抗Ｒ２を通
じて電源ＶＣＣに接続され、エミッタは抵抗Ｒ５を通じ
てトランジスタＱ６のベースに接続されている。トラン
ジスタＱ６のコレクタは抵抗Ｒ６を通じてトランジスタ
Ｑ２のエミッタと、プルダウン用のトランジスタＱ５の
ベースとに接続され、エミッタはグランドに接続されて
いる。トランジスタＱ５のエミッタはグランドに、コレ
クタはプルアップ用のトランジスタＱ４のエミッタにそ
れぞれ接続され、トランジスタＱ４のエミッタ、従って
トランジスタＱ５のコレクタより出力信号ＯＵＴが出力
される。一方、トランジスタＱ３のベースはトランジス
タＱ２のコレクタに、トランジスタＱ３のコレクタはト
ランジスタＱ４のコレクタに、エミッタはトランジスタ
Ｑ４のベースにそれぞれ接続され、トランジスタＱ４の
ベースは抵抗Ｒ４を通じてグランドに、コレクタは抵抗
Ｒ３を通じて電源ＶＣＣにそれぞれ接続されている。
スタＱ１〜Ｑ６と、抵抗Ｒ１〜Ｒ６とにより構成されて
いる。尚、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ５，Ｑ６
はベース・コレクタ間にショットキー・ダイオードを連
結させたものである。そして、入力部のトランジスタＱ
１のベースは抵抗Ｒ１を通じて電源ＶＣＣに接続され、
コレクタはトランジスタＱ２のベースに接続されてい
る。トランジスタＱ１のエミッタには入力信号ＩＮが入
力される。トランジスタＱ２のコレクタは抵抗Ｒ２を通
じて電源ＶＣＣに接続され、エミッタは抵抗Ｒ５を通じ
てトランジスタＱ６のベースに接続されている。トラン
ジスタＱ６のコレクタは抵抗Ｒ６を通じてトランジスタ
Ｑ２のエミッタと、プルダウン用のトランジスタＱ５の
ベースとに接続され、エミッタはグランドに接続されて
いる。トランジスタＱ５のエミッタはグランドに、コレ
クタはプルアップ用のトランジスタＱ４のエミッタにそ
れぞれ接続され、トランジスタＱ４のエミッタ、従って
トランジスタＱ５のコレクタより出力信号ＯＵＴが出力
される。一方、トランジスタＱ３のベースはトランジス
タＱ２のコレクタに、トランジスタＱ３のコレクタはト
ランジスタＱ４のコレクタに、エミッタはトランジスタ
Ｑ４のベースにそれぞれ接続され、トランジスタＱ４の
ベースは抵抗Ｒ４を通じてグランドに、コレクタは抵抗
Ｒ３を通じて電源ＶＣＣにそれぞれ接続されている。
【００１０】クランプ回路１はトランジスタＱ１１と、
ＰＮ接合ダイオードＤ１１と、ショットキーダイオード
ＳＤ１１と、抵抗Ｒ１１，Ｒ１２とにより構成されてい
る。そして、トランジスタＱ１１のエミッタはトランジ
スタＱ５のベースに接続され、コレクタは抵抗Ｒ１２を
通じて電源ＶＣＣに、ベースは抵抗Ｒ１１を通じて電源
ＶＣＣにそれぞれ接続されている。ダイオードＤ１１の
アノードはトランジスタＱ１１のベースに接続され、カ
ソードはショットキーダイオードＳＤ１１のアノードに
接続されている。そして、ショットキーダイオードＳＤ
１１のカソードはグランドに接続されている。
ＰＮ接合ダイオードＤ１１と、ショットキーダイオード
ＳＤ１１と、抵抗Ｒ１１，Ｒ１２とにより構成されてい
る。そして、トランジスタＱ１１のエミッタはトランジ
スタＱ５のベースに接続され、コレクタは抵抗Ｒ１２を
通じて電源ＶＣＣに、ベースは抵抗Ｒ１１を通じて電源
ＶＣＣにそれぞれ接続されている。ダイオードＤ１１の
アノードはトランジスタＱ１１のベースに接続され、カ
ソードはショットキーダイオードＳＤ１１のアノードに
接続されている。そして、ショットキーダイオードＳＤ
１１のカソードはグランドに接続されている。
【００１１】次に、ローレベルの出力信号ＯＵＴに負電
圧のノイズが加わった場合の動作を説明する。ここで、
トランジスタＱ１１がオンのときのベース−エミッタ間
電圧およびＰＮ接合ダイオードＤ１１のカソード−アノ
ード間電圧は０．７Ｖに、ショットキーダイオードＳＤ
１１のカソード−アノード間電圧は０．５Ｖになるよう
に、抵抗Ｒ１１，Ｒ１２によりダイオードＤ１１，ＳＤ
１１およびトランジスタＱ１１の電流密度が調整されて
いるものとする。
圧のノイズが加わった場合の動作を説明する。ここで、
トランジスタＱ１１がオンのときのベース−エミッタ間
電圧およびＰＮ接合ダイオードＤ１１のカソード−アノ
ード間電圧は０．７Ｖに、ショットキーダイオードＳＤ
１１のカソード−アノード間電圧は０．５Ｖになるよう
に、抵抗Ｒ１１，Ｒ１２によりダイオードＤ１１，ＳＤ
１１およびトランジスタＱ１１の電流密度が調整されて
いるものとする。
【００１２】エミッタ電流が流れる状態ではトランジス
タＱ１１のエミッタ電圧は、そのベース電圧によって決
まる。トランジスタＱ１１のベース電圧はダイオードＤ
１１，ＳＤ１１によって決まり、その値は０．５Ｖ＋
０．７Ｖ＝１．２Ｖである。そして、トランジスタＱ１
１のベース−エミッタ間で０．７Ｖの電圧降下が生じる
ので、トランジスタＱ１１のエミッタ電圧は０．５Ｖと
なる。
タＱ１１のエミッタ電圧は、そのベース電圧によって決
まる。トランジスタＱ１１のベース電圧はダイオードＤ
１１，ＳＤ１１によって決まり、その値は０．５Ｖ＋
０．７Ｖ＝１．２Ｖである。そして、トランジスタＱ１
１のベース−エミッタ間で０．７Ｖの電圧降下が生じる
ので、トランジスタＱ１１のエミッタ電圧は０．５Ｖと
なる。
【００１３】出力信号ＯＵＴが０Ｖのとき、トランジス
タＱ５のベース電圧は０．５Ｖとなり、トランジスタＱ
１１の上記エミッタ電圧に一致する。従って、ローレベ
ルの出力信号ＯＵＴに負電圧のノイズが加わり、０Ｖ以
下になろうとすると、トランジスタＱ１１のエミッタ電
流がトランジスタＱ５のベースおよびコレクタを通じて
流れ、トランジスタＱ１１のエミッタ、従ってトランジ
スタＱ５のベース電圧は０．５Ｖにクランプされる。そ
の結果、トランジスタＱ２がノイズの影響でオンするこ
とがなくなり、入力信号ＩＮがハイレベルからローレベ
ルに変化すると、出力信号ＯＵＴは直ちにローレベルか
らハイレベルに変化する。なお、出力信号ＯＵＴは、負
電圧のノイズによって０Ｖ以下になろうとしても、トラ
ンジスタＱ５のベースは０．５Ｖにクランプされるの
で、０Ｖ以下にはならない。
タＱ５のベース電圧は０．５Ｖとなり、トランジスタＱ
１１の上記エミッタ電圧に一致する。従って、ローレベ
ルの出力信号ＯＵＴに負電圧のノイズが加わり、０Ｖ以
下になろうとすると、トランジスタＱ１１のエミッタ電
流がトランジスタＱ５のベースおよびコレクタを通じて
流れ、トランジスタＱ１１のエミッタ、従ってトランジ
スタＱ５のベース電圧は０．５Ｖにクランプされる。そ
の結果、トランジスタＱ２がノイズの影響でオンするこ
とがなくなり、入力信号ＩＮがハイレベルからローレベ
ルに変化すると、出力信号ＯＵＴは直ちにローレベルか
らハイレベルに変化する。なお、出力信号ＯＵＴは、負
電圧のノイズによって０Ｖ以下になろうとしても、トラ
ンジスタＱ５のベースは０．５Ｖにクランプされるの
で、０Ｖ以下にはならない。
【００１４】次に第２の発明の実施例について説明す
る。図２にその回路図を示す。この回路はクランプ回路
の構成の点でのみ図１の回路と異なっている。すなわ
ち、クランプ回路２は、トランジスタＱ２１と、ＰＮ接
合のダイオードＤ２１，Ｄ２２と、抵抗Ｒ２１，Ｒ２２
とにより構成されている。そして、トランジスタＱ２１
のエミッタはトランジスタＱ５のベースに接続され、コ
レクタは抵抗Ｒ２２を通じて電源ＶＣＣに、ベースは抵
抗Ｒ２１を通じて電源ＶＣＣにそれぞれ接続されてい
る。ダイオードＤ２１のアノードはトランジスタＱ２１
のベースに接続され、カソードはダイオードＤ２２のア
ノードに接続されている。そして、ダイオードＤ２２の
カソードはグランドに接続されている。
る。図２にその回路図を示す。この回路はクランプ回路
の構成の点でのみ図１の回路と異なっている。すなわ
ち、クランプ回路２は、トランジスタＱ２１と、ＰＮ接
合のダイオードＤ２１，Ｄ２２と、抵抗Ｒ２１，Ｒ２２
とにより構成されている。そして、トランジスタＱ２１
のエミッタはトランジスタＱ５のベースに接続され、コ
レクタは抵抗Ｒ２２を通じて電源ＶＣＣに、ベースは抵
抗Ｒ２１を通じて電源ＶＣＣにそれぞれ接続されてい
る。ダイオードＤ２１のアノードはトランジスタＱ２１
のベースに接続され、カソードはダイオードＤ２２のア
ノードに接続されている。そして、ダイオードＤ２２の
カソードはグランドに接続されている。
【００１５】次に、ローレベルの出力信号ＯＵＴに負電
圧のノイズが加わった場合の動作を説明する。ここで、
トランジスタＱ２１がオンのときのベース−エミッタ間
電圧およびＰＮ接合ダイオードＤ２１，Ｄ２２のカソー
ド−アノード間電圧は０．７Ｖになるように、抵抗Ｒ２
１，Ｒ２２によりダイオードＤ２１，Ｄ２２およびトラ
ンジスタＱ２１の電流密度が調整されているものとす
る。
圧のノイズが加わった場合の動作を説明する。ここで、
トランジスタＱ２１がオンのときのベース−エミッタ間
電圧およびＰＮ接合ダイオードＤ２１，Ｄ２２のカソー
ド−アノード間電圧は０．７Ｖになるように、抵抗Ｒ２
１，Ｒ２２によりダイオードＤ２１，Ｄ２２およびトラ
ンジスタＱ２１の電流密度が調整されているものとす
る。
【００１６】このクランプ回路２の場合には、トランジ
スタＱ２１のベース電圧はダイオードＤ２１，Ｄ２２に
よって決まり、その値は０．７Ｖ＋０．７Ｖ＝１．４Ｖ
である。従って、エミッタ電流が流れる状態ではトラン
ジスタＱ２１のエミッタ電圧は０．７Ｖとなる。
スタＱ２１のベース電圧はダイオードＤ２１，Ｄ２２に
よって決まり、その値は０．７Ｖ＋０．７Ｖ＝１．４Ｖ
である。従って、エミッタ電流が流れる状態ではトラン
ジスタＱ２１のエミッタ電圧は０．７Ｖとなる。
【００１７】出力信号ＯＵＴが０．２Ｖのとき、トラン
ジスタＱ５のベース電圧は０．７Ｖとなり、トランジス
タＱ１１の上記エミッタ電圧に一致する。従って、ロー
レベルの出力信号ＯＵＴに負電圧のノイズが加わり、
０．２Ｖ以下になろうとすると、トランジスタＱ１１の
エミッタ電流がトランジスタＱ５のベースおよびコレク
タを通じて流れ、トランジスタＱ２１のエミッタ、従っ
てトランジスタＱ５のベース電圧は０．７Ｖにクランプ
される。その結果、トランジスタＱ２がノイズの影響で
オンすることがなくなり、入力信号ＩＮがハイレベルか
らローレベルに変化すると、出力信号ＯＵＴは直ちにロ
ーレベルからハイレベルに変化する。なお、出力信号Ｏ
ＵＴは、負電圧のノイズによって０．２Ｖ以下になろう
としても、トランジスタＱ５のベースは０．７Ｖにクラ
ンプされるので、０．２Ｖ以下にはならない。
ジスタＱ５のベース電圧は０．７Ｖとなり、トランジス
タＱ１１の上記エミッタ電圧に一致する。従って、ロー
レベルの出力信号ＯＵＴに負電圧のノイズが加わり、
０．２Ｖ以下になろうとすると、トランジスタＱ１１の
エミッタ電流がトランジスタＱ５のベースおよびコレク
タを通じて流れ、トランジスタＱ２１のエミッタ、従っ
てトランジスタＱ５のベース電圧は０．７Ｖにクランプ
される。その結果、トランジスタＱ２がノイズの影響で
オンすることがなくなり、入力信号ＩＮがハイレベルか
らローレベルに変化すると、出力信号ＯＵＴは直ちにロ
ーレベルからハイレベルに変化する。なお、出力信号Ｏ
ＵＴは、負電圧のノイズによって０．２Ｖ以下になろう
としても、トランジスタＱ５のベースは０．７Ｖにクラ
ンプされるので、０．２Ｖ以下にはならない。
【００１８】尚、上記実施例においてトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ５，Ｑ６にはベース・コレクタ間に
ショットキー・ダイオードを連結させたものを示した
が、通常のトランジスタを用いたものでもよいし、トラ
ンジスタＱ１１もバイポーラトランジスタに限定するも
のではなく、電界効果トランジスタ等であってもよい。
１，Ｑ２，Ｑ３，Ｑ５，Ｑ６にはベース・コレクタ間に
ショットキー・ダイオードを連結させたものを示した
が、通常のトランジスタを用いたものでもよいし、トラ
ンジスタＱ１１もバイポーラトランジスタに限定するも
のではなく、電界効果トランジスタ等であってもよい。
【００１９】
【発明の効果】以上説明したように第１の発明のＴＴＬ
論理回路では、第２のトランジスタのエミッタは第１の
トランジスタのベースに接続され、第２のトランジスタ
のベースには、ＰＮ接合ダイオードとショットキーダイ
オードの直列回路によって決まる電圧が印加されてい
る。従って、出力端子である第１のトランジスタのコレ
クタに負電圧のノイズが加わった場合、第１のトランジ
スタのベースは一定電圧にクランプされる。その結果、
内部回路の正常な動作が保証され、出力信号がローレベ
ルからハイレベルに変化する場合の伝達遅延時間が、ノ
イズの影響により増加することが防止される。
論理回路では、第２のトランジスタのエミッタは第１の
トランジスタのベースに接続され、第２のトランジスタ
のベースには、ＰＮ接合ダイオードとショットキーダイ
オードの直列回路によって決まる電圧が印加されてい
る。従って、出力端子である第１のトランジスタのコレ
クタに負電圧のノイズが加わった場合、第１のトランジ
スタのベースは一定電圧にクランプされる。その結果、
内部回路の正常な動作が保証され、出力信号がローレベ
ルからハイレベルに変化する場合の伝達遅延時間が、ノ
イズの影響により増加することが防止される。
【００２０】また、第２の発明のＴＴＬ論理回路では、
第２のトランジスタのエミッタが第１のトランジスタの
ベースに接続され、第２のトランジスタのベースには、
２つのＰＮ接合ダイオードの直列回路によって決まる電
圧が印加されている。従って、出力端子である第１のト
ランジスタのコレクタに負電圧のノイズが加わった場
合、第１のトランジスタのベースは一定電圧にクランプ
される。その結果、内部回路の正常な動作が保証され、
出力信号がローレベルからハイレベルに変化する場合の
伝達遅延時間が、ノイズの影響により増加することが防
止される。
第２のトランジスタのエミッタが第１のトランジスタの
ベースに接続され、第２のトランジスタのベースには、
２つのＰＮ接合ダイオードの直列回路によって決まる電
圧が印加されている。従って、出力端子である第１のト
ランジスタのコレクタに負電圧のノイズが加わった場
合、第１のトランジスタのベースは一定電圧にクランプ
される。その結果、内部回路の正常な動作が保証され、
出力信号がローレベルからハイレベルに変化する場合の
伝達遅延時間が、ノイズの影響により増加することが防
止される。
【図１】第１の発明によるＴＴＬ論理回路の一例を示す
ブロック図である。
ブロック図である。
【図２】第２の発明によるＴＴＬ論理回路の一例を示す
ブロック図である。
ブロック図である。
【図３】従来のＴＴＬ論理回路の一例を示すブロック図
である。
である。
１，２ クランプ回路 Ｒ１〜Ｒ６，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２ 抵抗 Ｑ１〜Ｑ６，Ｑ１１，Ｑ２１ トランジスタ
Claims (3)
- 【請求項１】出力プルダウン用の第１のトランジスタを
備えたＴＴＬ論理回路において、 第２のトランジスタと、 方向を一致させて直列接続されたＰＮ接合ダイオードと
ショットキーダイオードとからなるダイオード回路と、 第１および第２の抵抗とを備え、 前記第２のトランジスタのエミッタは前記第１のトラン
ジスタのベースに、コレクタは前記第１の抵抗を通じて
所定の電源に、ベースは前記第２の抵抗を通じて所定の
電源にそれぞれ接続され、前記ダイオード回路のアノー
ド側の一端は前記第２のトランジスタのベースに接続さ
れ、前記ダイオード回路の他端はグランドに接続されて
いることを特徴とするＴＴＬ論理回路。 - 【請求項２】出力プルダウン用の第１のトランジスタを
備えたＴＴＬ論理回路において、 第２のトランジスタと、 方向を一致させて直列接続された第１および第２のＰＮ
接合ダイオードからなるダイオード回路と、 第１および第２の抵抗を備え、 前記第２のトランジスタのエミッタは前記第１のトラン
ジスタのベースに、コレクタは前記第１の抵抗を通じて
所定の電源に、ベースは前記第２の抵抗を通じて所定の
電源にそれぞれ接続され、前記ダイオード回路のアノー
ド側の一端は前記第２のトランジスタのベースに接続さ
れ、前記ダイオード回路の他端はグランドに接続されて
いることを特徴とするＴＴＬ論理回路。 - 【請求項３】前記ＴＴＬ論理回路は入力された信号の論
理レベルを反転させて出力する論理回路であることを特
徴とする請求項１または２記載のＴＴＬ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32082491A JP2998368B2 (ja) | 1991-12-05 | 1991-12-05 | Ｔｔｌ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32082491A JP2998368B2 (ja) | 1991-12-05 | 1991-12-05 | Ｔｔｌ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160713A true JPH05160713A (ja) | 1993-06-25 |
| JP2998368B2 JP2998368B2 (ja) | 2000-01-11 |
Family
ID=18125648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32082491A Expired - Fee Related JP2998368B2 (ja) | 1991-12-05 | 1991-12-05 | Ｔｔｌ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998368B2 (ja) |
-
1991
- 1991-12-05 JP JP32082491A patent/JP2998368B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998368B2 (ja) | 2000-01-11 |
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