JPH05160376A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH05160376A JPH05160376A JP3327203A JP32720391A JPH05160376A JP H05160376 A JPH05160376 A JP H05160376A JP 3327203 A JP3327203 A JP 3327203A JP 32720391 A JP32720391 A JP 32720391A JP H05160376 A JPH05160376 A JP H05160376A
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- Japan
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- transistors
- semiconductor device
- emitter
- insulating substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に係り, 特に
SOI(Silicon on Insulator) 基板に形成された横型バイ
ポーラLSI に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
The present invention relates to a lateral bipolar LSI formed on an SOI (Silicon on Insulator) substrate.
【０００２】LSI を構成する基本的な素子として, シリ
コン(Si)バイポーラトランジスタがある。このトランジ
スタは高速性に加えて製造工程の簡易さが求められてい
る。特に, バイポーラとCMOS素子を用いたBi CMOS LSI
にはその双方が要求されている。A silicon (Si) bipolar transistor is a basic element that constitutes an LSI. This transistor is required to have high speed and simple manufacturing process. In particular, Bi CMOS LSI using bipolar and CMOS devices
Is required for both.
【０００３】[0003]
【従来の技術】本発明者は先に図７に示される構造のSO
I 横型バイポーラトランジスタの特許を出願した（特願
平3-057424）。2. Description of the Related Art The present inventor has previously proposed an SO having the structure shown in FIG.
I filed a patent for lateral bipolar transistor (Japanese Patent Application No. 3-057424).
【０００４】図７(A),(B) はSOI 横型バイポーラトラン
ジスタのの説明図で，図７(A) は平面図，図７(B) は断
面図である。図において，11は絶縁基板, １は素子形成
層でｎ型単結晶Si層（コレクタ領域）, 1Bは素子形成層
内に形成されたｐ型Si層（ベース領域），1Eは素子形成
層内に形成されたエミッタ領域，1Aは熱酸化膜, ２は素
子分離絶縁膜，３はポリシリコン膜，４は二酸化シリコ
ン(SiO2)膜，５は窒化シリコン(Si3N4) 膜，６はSi3N4
からなる側壁である。7A and 7B are explanatory views of an SOI lateral bipolar transistor, FIG. 7A is a plan view and FIG. 7B is a sectional view. In the figure, 11 is an insulating substrate, 1 is an element formation layer, an n-type single crystal Si layer (collector region), 1B is a p-type Si layer (base region) formed in the element formation layer, and 1E is an element formation layer. 1A is a thermal oxide film, 2 is an element isolation insulating film, 3 is a polysilicon film, 4 is a silicon dioxide (SiO 2 ) film, 5 is a silicon nitride (Si 3 N 4 ) film, and 6 is Si 3 N 4
It is a side wall consisting of.
【０００５】このようなトランジスタをBi CMOS LSI に
用いようとすると，設計上で要求されるコレクタ電流を
満たすためにに，活性領域のエミッタ面積を 0.2〜5 μ
ｍ2 に設定しなければならない。図７の単体素子では上
記のエミッタ面積を満たせないので, この素子を並列に
接続する必要がある。この際, 図７に示される素子をチ
ップ上に単純に配置したのでは専有面積が大きくなり，
高集積化を阻害することになる。When such a transistor is used in a Bi CMOS LSI, the emitter area of the active region is 0.2 to 5 μm in order to satisfy the collector current required in the design.
Must be set to m 2 . Since the single element of FIG. 7 cannot satisfy the above emitter area, it is necessary to connect these elements in parallel. At this time, if the elements shown in FIG. 7 are simply arranged on the chip, the occupied area becomes large,
This will hinder high integration.
【０００６】[0006]
【発明が解決しようとする課題】Bi CMOS LSI 等の高
速, 高集積回路LSI において, 所望のコレクタ電流を満
たすためにSOI 横型バイポーラトランジスタを並列接続
し且つ高密度に配置されることが要求されている。In high-speed, highly integrated circuit LSIs such as Bi CMOS LSIs, it is required that SOI lateral bipolar transistors be connected in parallel and arranged at a high density in order to satisfy a desired collector current. There is.
【０００７】本発明はSOI 横型バイポーラトランジスタ
を並列接続し且つ高密度に配置したLSI の提供を目的と
する。An object of the present invention is to provide an LSI in which SOI lateral bipolar transistors are connected in parallel and arranged at high density.
【０００８】[0008]
【課題を解決するための手段】上記課題の解決は，１）
絶縁基板上に形成された横型バイポーラトランジスタが
配列されてなり，隣接する該トランジスタのベース領域
(1B)が共通に接続されて個々のトランジスタが１列に配
列されている半導体装置，あるいは２）絶縁基板上に形
成された横型バイポーラトランジスタが配列されてな
り，隣接するトランジスタのエミッタ領域(1E)とベース
領域(1B)がそれぞれ共通に接続され，共通のエミッタ領
域の中点を結ぶ線に対し線対称となるように個々のトラ
ンジスタが配列されている半導体装置，あるいは３）絶
縁基板上に形成された横型バイポーラトランジスタが配
列されてなり，隣接するトランジスタのコレクタ領域
(1) とベース領域(1B)がそれぞれ共通に接続され，共通
のコレクタ領域の中点を結ぶ線に対し線対称となるよう
に個々のトランジスタが配列されている半導体装置，あ
るいは４）絶縁基板上に形成された横型バイポーラトラ
ンジスタが配列されてなり，隣接するトランジスタのベ
ース領域(1B)が縦方向に共通に接続され，隣接するトラ
ンジスタのエミッタ領域(1E)とコレクタ領域(1) が横方
向に交互に共通に接続され，個々のトランジスタがマト
リクス状に配列されている半導体装置，あるいは５）絶
縁基板上に形成された横型バイポーラトランジスタが配
列されてなり，隣接する４個のトランジスタのエミッタ
領域(1E)を共通に接続し，該エミッタ領域を中心に回転
対称になるように個々のトランジスタが配列されている
半導体装置，あるいは６）絶縁基板上に形成された横型
バイポーラトランジスタが配列されてなり，４個の隣接
するトランジスタのコレクタ領域(1) を共通に接続し，
該コレクタ領域を中心に回転対称になるように個々のト
ランジスタが配列されている半導体装置により達成され
る。[Means for Solving the Problems] 1)
Horizontal bipolar transistors formed on an insulating substrate are arrayed, and the base regions of the adjacent transistors are arranged.
(1B) are connected in common and individual transistors are arranged in a row, or 2) Horizontal bipolar transistors formed on an insulating substrate are arranged, and the emitter regions (1E) of adjacent transistors are arranged. ) And the base region (1B) are commonly connected, and the individual transistors are arranged so as to be line-symmetric with respect to the line connecting the midpoints of the common emitter regions, or 3) on an insulating substrate The formed lateral bipolar transistors are arranged, and the collector region of the adjacent transistor is formed.
A semiconductor device in which (1) and a base region (1B) are commonly connected, and individual transistors are arranged so as to be line-symmetric with respect to a line connecting the midpoints of the common collector regions, or 4) an insulating substrate An array of lateral bipolar transistors formed above is arranged, the base regions (1B) of adjacent transistors are commonly connected in the vertical direction, and the emitter regions (1E) and collector regions (1) of the adjacent transistors are arranged in the horizontal direction. A semiconductor device in which individual transistors are arranged alternately in a matrix and the individual transistors are arranged in a matrix, or 5) lateral bipolar transistors formed on an insulating substrate are arranged, and the emitter regions of four adjacent transistors are arranged. A semiconductor device in which (1E) is connected in common and individual transistors are arranged so as to be rotationally symmetrical about the emitter region, or 6) Lateral bipolar transistor formed on a rim substrate is being arranged to connect the collector region (1) of the four adjacent transistors in common,
This is achieved by a semiconductor device in which individual transistors are arranged so as to be rotationally symmetrical about the collector region.
【０００９】[0009]
【作用】本発明は個々のトランジスタをチップ上に配列
する際に，縦方向にベースを共通接続し，横方向にエミ
ッタまたはコレクタを共通接続することにより，集積度
を上げ，且つ並列接続による電流容量を増加させたもの
である。According to the present invention, when the individual transistors are arranged on the chip, the bases are commonly connected in the vertical direction, and the emitters or collectors are commonly connected in the horizontal direction, so that the degree of integration is increased, and the currents due to the parallel connection are increased. It is an increase in capacity.
【００１０】さらに，エミッタまたはコレクタを４個共
通接続したグループをマトリクス状に配列して同様の目
的を達成できるようにした。Further, a group in which four emitters or collectors are commonly connected is arranged in a matrix so that the same object can be achieved.
【００１１】[0011]
【実施例】図１は本発明の実施例(1) の平面図である。
隣接する素子（図７の素子）のベース領域1Bを共通に
し, １列に配列する。1 is a plan view of an embodiment (1) of the present invention.
The base regions 1B of adjacent elements (elements in FIG. 7) are made common and arranged in one row.
【００１２】図では３個の素子しか示されていないが，
要求されるエミッタ面積に応じて任意の個数を接続す
る。エミッタＥ，ベースＢ．コレクタＣの各端子は２層
目のポリシリコンまたは金属配線により太線のように接
続される。Although only three elements are shown in the figure,
Connect any number depending on the required emitter area. Emitter E, base B. Each terminal of the collector C is connected like a thick line by the second layer polysilicon or metal wiring.
【００１３】図２は本発明の実施例(2) の平面図であ
る。隣接する素子のエミッタ領域とベース領域をそれぞ
れ共通にし，各素子のエミッタ領域の中点を結ぶ線に対
し線対称となるように配列する。FIG. 2 is a plan view of the embodiment (2) of the present invention. The emitter region and base region of adjacent elements are made common, and they are arranged so as to be line-symmetric with respect to the line connecting the midpoints of the emitter regions of the elements.
【００１４】図では６個の素子しか示されていないが，
要求されるエミッタ面積に応じて任意の個数を接続す
る。図１と同様にエミッタＥ，ベースＢ．コレクタＣの
各端子は２層目のポリシリコンまたは金属配線により太
線のように接続されるが，簡単のために図では省略し
た。Although only six elements are shown in the figure,
Connect any number depending on the required emitter area. Similar to FIG. 1, the emitter E, the base B. Each terminal of the collector C is connected like a thick line by the second layer polysilicon or metal wiring, but it is omitted in the figure for simplicity.
【００１５】図３は本発明の実施例(3）の平面図であ
る。隣接する素子のコレクタ領域とベース領域をそれぞ
れ共通にし，各素子のコレクタ領域の中点を結ぶ線に対
し線対称となるように配列する。FIG. 3 is a plan view of an embodiment (3) of the present invention. The collector region and the base region of the adjacent elements are made common, and they are arranged in line symmetry with respect to the line connecting the midpoints of the collector regions of the elements.
【００１６】図では６個の素子しか示されていないが，
要求されるエミッタ面積に応じて任意の個数を接続す
る。図１と同様にエミッタＥ，ベースＢ．コレクタＣの
各端子は２層目のポリシリコンまたは金属配線により太
線のように接続されるが，簡単のために図では省略し
た。Although only six elements are shown in the figure,
Connect any number depending on the required emitter area. Similar to FIG. 1, the emitter E, the base B. Each terminal of the collector C is connected like a thick line by the second layer polysilicon or metal wiring, but it is omitted in the figure for simplicity.
【００１７】図４は本発明の実施例(4）の平面図であ
る。隣接する素子のエミッタ領域，コレクタ領域，ベー
ス領域をそれぞれ共通にし，マトリクス状に配列する。
図では12個の素子しか示されていないが，要求されるエ
ミッタ面積に応じて任意の個数を接続する。図１と同様
にエミッタＥ，ベースＢ．コレクタＣの各端子は２層目
のポリシリコンまたは金属配線により太線のように接続
されるが，簡単のために図では省略した。FIG. 4 is a plan view of the embodiment (4) of the present invention. The emitter region, collector region, and base region of adjacent elements are made common and arranged in a matrix.
Although only 12 devices are shown in the figure, any number can be connected according to the required emitter area. Similar to FIG. 1, the emitter E, the base B. Each terminal of the collector C is connected like a thick line by the second layer polysilicon or metal wiring, but it is omitted in the figure for simplicity.
【００１８】図５は本発明の実施例(5) の平面図であ
る。４個の素子のエミッタ領域を接続し，エミッタ領域
を中心に回転対称になるように配列する。図では４個の
素子しか示されていないが，要求されるエミッタ面積に
応じて任意の個数を接続する。その際，この４個を１グ
ループとし，マトリクス状に配列する。そのとき，４方
に突き出したコレクタ領域を隣接グループと共通にする
とさらに高集積化が可能となる。FIG. 5 is a plan view of the embodiment (5) of the present invention. The emitter regions of the four elements are connected and arranged so as to be rotationally symmetrical about the emitter region. Although only four elements are shown in the figure, an arbitrary number of elements are connected according to the required emitter area. At that time, these four pieces are grouped and arranged in a matrix. At this time, if the collector regions protruding in four directions are shared with the adjacent groups, higher integration is possible.
【００１９】図６は本発明の実施例(6) の平面図であ
る。４個の素子のコレクタ領域を接続し，コレクタ領域
を中心に回転対称になるように配列する。図では４個の
素子しか示されていないが，要求されるエミッタ面積に
応じて任意の個数を接続する。その際，この４個を１グ
ループとし，マトリクス状に配列する。そのとき，４方
に突き出したエミッタ領域を隣接グループと共通にする
とさらに高集積化が可能となる。FIG. 6 is a plan view of an embodiment (6) of the present invention. The collector regions of the four elements are connected and arranged so as to be rotationally symmetrical about the collector region. Although only four elements are shown in the figure, an arbitrary number of elements are connected according to the required emitter area. At that time, these four pieces are grouped and arranged in a matrix. At this time, if the emitter regions protruding in four directions are shared with the adjacent groups, higher integration can be achieved.
【００２０】[0020]
【発明の効果】本発明によれぱ, SOI 横型バイポーラト
ランジスタを並列接続し且つ高密度に配置されたLSI が
得られた。その結果,任意の電流容量に対応できる高集
積LSIを提供することができた。According to the present invention, an LSI in which SOI lateral bipolar transistors are connected in parallel and arranged at a high density can be obtained. As a result, we were able to provide a highly integrated LSI that can handle any current capacity.
【図１】 本発明の実施例(1) の平面図FIG. 1 is a plan view of an embodiment (1) of the present invention.
【図２】 本発明の実施例(2) の平面図FIG. 2 is a plan view of an embodiment (2) of the present invention.
【図３】 本発明の実施例(3）の平面図FIG. 3 is a plan view of an embodiment (3) of the present invention.
【図４】 本発明の実施例(4）の平面図FIG. 4 is a plan view of an embodiment (4) of the present invention.
【図５】 本発明の実施例(5) の平面図FIG. 5 is a plan view of an embodiment (5) of the present invention.
【図６】 本発明の実施例(6) の平面図FIG. 6 is a plan view of an embodiment (6) of the present invention.
【図７】 単体素子の説明図FIG. 7 is an explanatory diagram of a single element
１ 素子形成層でn-Siエピ層 1A 熱酸化膜 1E エミッタ領域 1B ベース領域 ２ 分離絶縁膜 ３ 導電膜でポリシリコン膜， ４ 絶縁膜でSiO2膜 ５ 絶縁膜でSi3N4 膜 ６ Si3N4 からなる側壁 11 絶縁基板1 n-Si epi layer 1A thermal oxide film 1E emitter region 1B base region 2 isolation insulating film 3 conductive film of polysilicon film, 4 insulating film of SiO 2 film 5 insulating film of Si 3 N 4 film 6 Si 3 N 4 Sidewall 11 Insulating substrate
Claims (6)
トランジスタが配列されてなり，隣接する該トランジス
タのベース領域(1B)が共通に接続されて個々のトランジ
スタが１列に配列されていることを特徴とする半導体装
置。1. A lateral bipolar transistor formed on an insulating substrate is arranged, and base regions (1B) of the adjacent transistors are commonly connected so that the individual transistors are arranged in one row. Characteristic semiconductor device.
トランジスタが配列されてなり，隣接するトランジスタ
のエミッタ領域(1E)とベース領域(1B)がそれぞれ共通に
接続され，共通のエミッタ領域の中点を結ぶ線に対し線
対称となるように個々のトランジスタが配列されている
ことを特徴とする半導体装置。2. A lateral bipolar transistor formed on an insulating substrate is arranged, the emitter regions (1E) and base regions (1B) of adjacent transistors are commonly connected to each other, and the middle point of the common emitter region is formed. A semiconductor device in which individual transistors are arranged so as to be line-symmetric with respect to a line connecting the lines.
トランジスタが配列されてなり，隣接するトランジスタ
のコレクタ領域(1) とベース領域(1B)がそれぞれ共通に
接続され，共通のコレクタ領域の中点を結ぶ線に対し線
対称となるように個々のトランジスタが配列されている
ことを特徴とする半導体装置。3. A lateral bipolar transistor formed on an insulating substrate is arranged, and collector regions (1) and base regions (1B) of adjacent transistors are commonly connected to each other, and a middle point of the common collector region is formed. A semiconductor device in which individual transistors are arranged so as to be line-symmetric with respect to a line connecting the lines.
トランジスタが配列されてなり，隣接するトランジスタ
のベース領域(1B)が縦方向に共通に接続され，隣接する
トランジスタのエミッタ領域(1E)とコレクタ領域(1) が
横方向に交互に共通に接続され，個々のトランジスタが
マトリクス状に配列されていることを特徴とする半導体
装置。4. A lateral type bipolar transistor formed on an insulating substrate is arranged, the base regions (1B) of adjacent transistors are commonly connected in the vertical direction, and the emitter regions (1E) and collectors of adjacent transistors are connected. A semiconductor device characterized in that regions (1) are alternately connected in common in the lateral direction and individual transistors are arranged in a matrix.
トランジスタが配列されてなり，隣接する４個のトラン
ジスタのエミッタ領域(1E)を共通に接続し，該エミッタ
領域を中心に回転対称になるように個々のトランジスタ
が配列されていることを特徴とする半導体装置。5. A lateral bipolar transistor formed on an insulating substrate is arranged, and the emitter regions (1E) of four adjacent transistors are connected in common so that they are rotationally symmetrical about the emitter region. A semiconductor device in which individual transistors are arranged in the semiconductor device.
トランジスタが配列されてなり，４個の隣接するトラン
ジスタのコレクタ領域(1) を共通に接続し，該コレクタ
領域を中心に回転対称になるように個々のトランジスタ
が配列されていることを特徴とする半導体装置。6. A lateral bipolar transistor formed on an insulating substrate is arranged, and the collector regions (1) of four adjacent transistors are connected in common so as to be rotationally symmetrical about the collector region. A semiconductor device in which individual transistors are arranged in the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327203A JPH05160376A (en) | 1991-12-11 | 1991-12-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3327203A JPH05160376A (en) | 1991-12-11 | 1991-12-11 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160376A true JPH05160376A (en) | 1993-06-25 |
Family
ID=18196472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3327203A Withdrawn JPH05160376A (en) | 1991-12-11 | 1991-12-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160376A (en) |
-
1991
- 1991-12-11 JP JP3327203A patent/JPH05160376A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |