JPH05153504A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH05153504A JPH05153504A JP3317762A JP31776291A JPH05153504A JP H05153504 A JPH05153504 A JP H05153504A JP 3317762 A JP3317762 A JP 3317762A JP 31776291 A JP31776291 A JP 31776291A JP H05153504 A JPH05153504 A JP H05153504A
- Authority
- JP
- Japan
- Prior art keywords
- solid
- gate
- charge
- signal
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】A/D 変換器を素子の外部に設けることなく、ビ
デオ信号のディジタル出力を可能とする固体撮像装置を
提供すること。 【構成】上記目的は、同一半導体基板上に形成された光
電変換素子群と、各光電変換素子群からの信号電荷を垂
直方向に転送する垂直電荷転送手段と、各垂直電荷転送
手段から並列に出力される信号をアナログ/ディジタル
変換する変換器とを有する固体撮像装置において、アナ
ログ/ディジタル変換される最小ビット量の設定を電荷
結合素子のポテンシャル深さを制御することにより行う
ことを特徴とする固体撮像装置とすることによって達成
することができる。
デオ信号のディジタル出力を可能とする固体撮像装置を
提供すること。 【構成】上記目的は、同一半導体基板上に形成された光
電変換素子群と、各光電変換素子群からの信号電荷を垂
直方向に転送する垂直電荷転送手段と、各垂直電荷転送
手段から並列に出力される信号をアナログ/ディジタル
変換する変換器とを有する固体撮像装置において、アナ
ログ/ディジタル変換される最小ビット量の設定を電荷
結合素子のポテンシャル深さを制御することにより行う
ことを特徴とする固体撮像装置とすることによって達成
することができる。
Description
【０００１】
【産業上の利用分野】本発明は固体撮像装置に係り、特
に、撮像素子の外部にアナログ／ディジタル変換器を設
けることなくビデオ信号のディジタル出力を可能とした
固体撮像装置に関する。
に、撮像素子の外部にアナログ／ディジタル変換器を設
けることなくビデオ信号のディジタル出力を可能とした
固体撮像装置に関する。
【０００２】
【従来の技術】従来の固体撮像素子の構成は、例えば、
アイ・エス・エス・シー・シー・ ダイジェスト オブ
テクニカル ペーパーズ 1991年 208〜209頁(ISSCC Dige
st ofTechnical Papers (1991) pp208‐209)記載のよう
に、図12に示すような構成からなるものであった。すな
わち、１フィールド期間中にホトダイオード１に蓄積さ
れた信号電荷はホトゲート２を介して垂直レジスタ３に
転送され、転送された信号電荷は、垂直クロック線10、
11、12、13に印加される外部パルスによって各垂直クロ
ックゲート線が駆動されることにより、一水平走査期間
ごとに水平 CCDレジスタ５に送り込まれ、出力アンプ６
を介して外部に出力される。
アイ・エス・エス・シー・シー・ ダイジェスト オブ
テクニカル ペーパーズ 1991年 208〜209頁(ISSCC Dige
st ofTechnical Papers (1991) pp208‐209)記載のよう
に、図12に示すような構成からなるものであった。すな
わち、１フィールド期間中にホトダイオード１に蓄積さ
れた信号電荷はホトゲート２を介して垂直レジスタ３に
転送され、転送された信号電荷は、垂直クロック線10、
11、12、13に印加される外部パルスによって各垂直クロ
ックゲート線が駆動されることにより、一水平走査期間
ごとに水平 CCDレジスタ５に送り込まれ、出力アンプ６
を介して外部に出力される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術の場合、撮像素子からのビデオ出力がアナログ信
号であるため、画像処理等を行う場合に、素子の外部に
アナログ／ディジタル変換器(A/D変換器)を設けてディ
ジタル信号に変換する必要があった。
来技術の場合、撮像素子からのビデオ出力がアナログ信
号であるため、画像処理等を行う場合に、素子の外部に
アナログ／ディジタル変換器(A/D変換器)を設けてディ
ジタル信号に変換する必要があった。
【０００４】本発明の目的は、上記従来技術の有してい
た課題を解決して、素子の外部にA/D 変換器を設けるこ
となく、ビデオ信号のディジタル出力を可能とする固体
撮像装置を提供することにある。
た課題を解決して、素子の外部にA/D 変換器を設けるこ
となく、ビデオ信号のディジタル出力を可能とする固体
撮像装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、同一半導体
基板上に形成された光電変換素子群と、各光電変換素子
群からの信号電荷を垂直方向に転送する垂直電荷転送手
段と、各垂直電荷転送手段から並列に出力される信号を
アナログ／ディジタル変換する変換器とを有する固体撮
像装置において、各垂直電荷転送手段から出力されるア
ナログの信号電荷を等量ピッチで分割する電荷結合素子
の入力ゲート機構と、分割された信号電荷のかたまりの
数を記憶するレジスタとからなるアナログ／ディジタル
変換器を内蔵した固体撮像装置とすることによって達成
することができる。
基板上に形成された光電変換素子群と、各光電変換素子
群からの信号電荷を垂直方向に転送する垂直電荷転送手
段と、各垂直電荷転送手段から並列に出力される信号を
アナログ／ディジタル変換する変換器とを有する固体撮
像装置において、各垂直電荷転送手段から出力されるア
ナログの信号電荷を等量ピッチで分割する電荷結合素子
の入力ゲート機構と、分割された信号電荷のかたまりの
数を記憶するレジスタとからなるアナログ／ディジタル
変換器を内蔵した固体撮像装置とすることによって達成
することができる。
【０００６】
【作用】各垂直電荷結合素子(CCD)レジスタから出力さ
れるアナログの信号電荷は CCDの入力ゲート機構により
等量ピッチで分割される。信号電荷量は等量ピッチで分
割される電荷量(以下、等量ピッチ電荷量と称する)とそ
の分割数との積で表されるから、等量ピッチ電荷量が既
知であれば、その分割数を把握すれば良い。分割された
信号電荷のかたまりの数をレジスタに記憶し、これを外
部に出力することにより A/D 変換機能が達成される。
れるアナログの信号電荷は CCDの入力ゲート機構により
等量ピッチで分割される。信号電荷量は等量ピッチで分
割される電荷量(以下、等量ピッチ電荷量と称する)とそ
の分割数との積で表されるから、等量ピッチ電荷量が既
知であれば、その分割数を把握すれば良い。分割された
信号電荷のかたまりの数をレジスタに記憶し、これを外
部に出力することにより A/D 変換機能が達成される。
【０００７】
【実施例】以下、本発明の固体撮像装置について実施例
によって具体的に説明する。
によって具体的に説明する。
【０００８】
【実施例１】図１に本発明固体撮像装置の一実施例の素
子構成図を示す。ここで、１フィールド期間中にホトダ
イオード１に蓄積された信号電荷はホトゲート２を介し
て垂直 CCD レジスタ３に転送される。垂直 CCD レジス
タ３に転送された信号電荷は垂直クロック線10、11、1
2、13に印加される外部パルスによって各垂直クロック
ゲート線４が駆動されることにより、一水平走査期間ご
とに電荷分割ゲート部21に送り込まれる。電荷分割ゲー
ト部に送り込まれた信号電荷はそれぞれ列ごとの信号電
荷が同時に逐次分割される。分割された信号電荷群はマ
トリックス上に配列された直並列 CCD レジスタ22に転
送される。ここで、CCD レジスタ中でハッチングした丸
印は分割された信号電荷群を表している。例えば、信号
(A)は４個の電荷群に、信号(B)は３個の電荷群に、信号
(C)は５個の電荷群に変換されていることを示す。一水
平走査期間の最初に信号電荷群への変換が終わった後、
一水平走査期間の残りの時間に直並列 CCD レジスタ22
に転送された信号電荷群は行方向に高速に転送され、ラ
ッチ回路23を介してエンコーダ24に入力され、二進数化
され、端子25に出力される。一行分の信号出力が完了し
たら、再び垂直クロック線10、11、12、13に印加される
外部パルスによって各垂直クロックゲート線４が駆動さ
れ、次の行の信号が一水平走査期間ごとに電荷分割ゲー
ト部21に送り込まれる。以上の動作を繰り返し、素子一
画面分の信号読みだしが完了したら、フィールド期間中
にホトダイオード１に蓄積された信号電荷が再びホトゲ
ート２を介して垂直 CCD レジスタ３に転送される。こ
のようにして、各ホトダイオードで光電変換された信号
電荷がその量に応じて量子化され、リアルタイムでデジ
タル出力される。なお、本実施例では信号を最大８分割
とし、エンコーダにより２進数化し出力するとして説明
したが、これらの数値は特に上記の値に限定されるもの
ではなく、例えば、最大100分割で10進数化し出力して
も何等問題はない。
子構成図を示す。ここで、１フィールド期間中にホトダ
イオード１に蓄積された信号電荷はホトゲート２を介し
て垂直 CCD レジスタ３に転送される。垂直 CCD レジス
タ３に転送された信号電荷は垂直クロック線10、11、1
2、13に印加される外部パルスによって各垂直クロック
ゲート線４が駆動されることにより、一水平走査期間ご
とに電荷分割ゲート部21に送り込まれる。電荷分割ゲー
ト部に送り込まれた信号電荷はそれぞれ列ごとの信号電
荷が同時に逐次分割される。分割された信号電荷群はマ
トリックス上に配列された直並列 CCD レジスタ22に転
送される。ここで、CCD レジスタ中でハッチングした丸
印は分割された信号電荷群を表している。例えば、信号
(A)は４個の電荷群に、信号(B)は３個の電荷群に、信号
(C)は５個の電荷群に変換されていることを示す。一水
平走査期間の最初に信号電荷群への変換が終わった後、
一水平走査期間の残りの時間に直並列 CCD レジスタ22
に転送された信号電荷群は行方向に高速に転送され、ラ
ッチ回路23を介してエンコーダ24に入力され、二進数化
され、端子25に出力される。一行分の信号出力が完了し
たら、再び垂直クロック線10、11、12、13に印加される
外部パルスによって各垂直クロックゲート線４が駆動さ
れ、次の行の信号が一水平走査期間ごとに電荷分割ゲー
ト部21に送り込まれる。以上の動作を繰り返し、素子一
画面分の信号読みだしが完了したら、フィールド期間中
にホトダイオード１に蓄積された信号電荷が再びホトゲ
ート２を介して垂直 CCD レジスタ３に転送される。こ
のようにして、各ホトダイオードで光電変換された信号
電荷がその量に応じて量子化され、リアルタイムでデジ
タル出力される。なお、本実施例では信号を最大８分割
とし、エンコーダにより２進数化し出力するとして説明
したが、これらの数値は特に上記の値に限定されるもの
ではなく、例えば、最大100分割で10進数化し出力して
も何等問題はない。
【０００９】図２(a)、(b)は図１における電荷分割ゲー
ト部21の素子断面構造とそのポテンシャルの時間変化を
示した図である。まず、図２(a)は垂直 CCD レジスタ、
電荷分割ゲート部、直並列 CCD レジスタの入力部を示
した図で、ｐ型半導体基板31上にＮ型不純物領域32を設
け、酸化膜33を介してポりシリコン等で形成されるゲー
ト34〜43を配置してある。ゲート34〜39は垂直 CCD レ
ジスタのゲートを表し、４相クロック V1〜V4に接続さ
れている。ゲート40〜43は電荷分割ゲートであり、44
は N 型不純物層からなる出力拡散層である。また、図
２(b)は図２(a)の素子断面構造におけるポテンシャルの
時間変化を示した図である。
ト部21の素子断面構造とそのポテンシャルの時間変化を
示した図である。まず、図２(a)は垂直 CCD レジスタ、
電荷分割ゲート部、直並列 CCD レジスタの入力部を示
した図で、ｐ型半導体基板31上にＮ型不純物領域32を設
け、酸化膜33を介してポりシリコン等で形成されるゲー
ト34〜43を配置してある。ゲート34〜39は垂直 CCD レ
ジスタのゲートを表し、４相クロック V1〜V4に接続さ
れている。ゲート40〜43は電荷分割ゲートであり、44
は N 型不純物層からなる出力拡散層である。また、図
２(b)は図２(a)の素子断面構造におけるポテンシャルの
時間変化を示した図である。
【００１０】以下、図２によって素子の動作について説
明する。
明する。
【００１１】(i) クロックパルス V3、V4が高レベル電
圧のとき、垂直 CCD レジスタの対応するゲートに信号
電荷が保持されている。
圧のとき、垂直 CCD レジスタの対応するゲートに信号
電荷が保持されている。
【００１２】(ii) 次いで、クロックパルス V1が高レベ
ル電圧、V3が低レベル電圧になると、保持されていた信
号電荷が垂直 CCDの１ゲート分転送され、T1 ゲート40
の下部に移りはじめる。
ル電圧、V3が低レベル電圧になると、保持されていた信
号電荷が垂直 CCDの１ゲート分転送され、T1 ゲート40
の下部に移りはじめる。
【００１３】(iii) クロックパルス V2 が高レベル電
圧、V4 が低レベル電圧になると、保持されていた信号
電荷は垂直 CCD レジスタの１ゲート分転送され、T1 ゲ
ート40の下部に移り終わる。
圧、V4 が低レベル電圧になると、保持されていた信号
電荷は垂直 CCD レジスタの１ゲート分転送され、T1 ゲ
ート40の下部に移り終わる。
【００１４】(iv) T1 ゲートの下に転送された信号電荷
は T2、T3 ゲートを高レベル電圧とし、T1 ゲートを低
レベル電圧にすることにより T2、T3 ゲート下に集ま
る。
は T2、T3 ゲートを高レベル電圧とし、T1 ゲートを低
レベル電圧にすることにより T2、T3 ゲート下に集ま
る。
【００１５】(v) 次いで、T1 ゲートを高レベル電圧に
することにより T2、T3 ゲート下に集まった電荷の内、
T3 ゲート下に残る電荷以外は T1 ゲート40の下に戻
る。ここで、T3 ゲート下に残る電荷が等量ピッチで分
割される電荷量(等量ピッチ電荷量)そのものである。こ
の等量ピッチ電荷量 Qp は次式で与えられる。
することにより T2、T3 ゲート下に集まった電荷の内、
T3 ゲート下に残る電荷以外は T1 ゲート40の下に戻
る。ここで、T3 ゲート下に残る電荷が等量ピッチで分
割される電荷量(等量ピッチ電荷量)そのものである。こ
の等量ピッチ電荷量 Qp は次式で与えられる。
【００１６】QP ＝Cg・｛(VgT3−VthT3)−(VgT2−Vt
hT2)｝ (1)ここで、Cg はゲート T3 の下の
チャネル容量、VgT3 とVthT3 はゲート T3 のゲート電
圧としきい値電圧、VgT2 とVthT2 はゲート T2 のゲー
ト電圧としきい値電圧である。等量ピッチ電荷量 QP を
制御するには、ゲート T3 のゲート電圧とゲート T2 の
ゲート電圧を変えることによって容易に行うことができ
る。
hT2)｝ (1)ここで、Cg はゲート T3 の下の
チャネル容量、VgT3 とVthT3 はゲート T3 のゲート電
圧としきい値電圧、VgT2 とVthT2 はゲート T2 のゲー
ト電圧としきい値電圧である。等量ピッチ電荷量 QP を
制御するには、ゲート T3 のゲート電圧とゲート T2 の
ゲート電圧を変えることによって容易に行うことができ
る。
【００１７】(vi) T3 ゲートに残った電荷はゲート T
2、ゲート T3 を低レベル電圧とし、ゲートT4を高レベ
ル電圧とすることにより出力拡散層44に出力される。出
力拡散層44に出力された信号電荷は図１の直並列 CCD
レジスタ22に転送される。
2、ゲート T3 を低レベル電圧とし、ゲートT4を高レベ
ル電圧とすることにより出力拡散層44に出力される。出
力拡散層44に出力された信号電荷は図１の直並列 CCD
レジスタ22に転送される。
【００１８】(vii) (iv)と同じようにゲート T1 の下の
電荷がゲート T4 に転送される。
電荷がゲート T4 に転送される。
【００１９】(viii) (v)と同じようにT3 ゲート下に残
る電荷以外は T1 ゲート40の下に戻る。
る電荷以外は T1 ゲート40の下に戻る。
【００２０】(ix) (vi)と同じように T3 ゲートに残っ
た電荷は出力拡散層44に出力され、空となる。
た電荷は出力拡散層44に出力され、空となる。
【００２１】以上の動作を繰り返すことによって、電荷
分割ゲート部に送り込まれた信号電荷はそれぞれ列ごと
の信号電荷が同時に逐次分割され、分割された信号電荷
群はマトリクス上に配列された直並列 CCD レジスタ22
に転送される。
分割ゲート部に送り込まれた信号電荷はそれぞれ列ごと
の信号電荷が同時に逐次分割され、分割された信号電荷
群はマトリクス上に配列された直並列 CCD レジスタ22
に転送される。
【００２２】なお、上記の例においては電荷分割ゲート
部21と直並列 CCD レジスタ22との間に出力拡散層44を
設けた場合の例を示したが、直接 CCD ゲートで接続し
ても良く、これによって出力拡散層44を不要とすること
ができる。また、分割すべき電荷量が小さい場合には、
電荷分割ゲート部21の出力拡散層44の電位変化を増幅す
るアンプを設け、その出力を直並列 CCD レジスタ22に
入力してもよい。当然のことながら、このアンプの入力
端には、電荷分割ゲート部21から信号電荷が転送されて
くる直前に一定電位になるように、リセットトランジス
タを設ければ良い。
部21と直並列 CCD レジスタ22との間に出力拡散層44を
設けた場合の例を示したが、直接 CCD ゲートで接続し
ても良く、これによって出力拡散層44を不要とすること
ができる。また、分割すべき電荷量が小さい場合には、
電荷分割ゲート部21の出力拡散層44の電位変化を増幅す
るアンプを設け、その出力を直並列 CCD レジスタ22に
入力してもよい。当然のことながら、このアンプの入力
端には、電荷分割ゲート部21から信号電荷が転送されて
くる直前に一定電位になるように、リセットトランジス
タを設ければ良い。
【００２３】図３は、図１における直並列 CCD レジス
タ22の素子平面図を示したものであり、図３における a
‐a'、b‐b'、c‐c'、d‐d'についての素子断面図を図
４〜図７に示す。図３において信号電荷の流れを簡単に
説明すると、電荷分割ゲート部21から転送された電荷は
図３の上辺から入力され、入力された電荷は図中Ａで示
す矢印の方向に転送される。転送完了した信号電荷群
は、続いて、図中Ｂで示される水平方向に転送され、ラ
ッチ回路23に入力される。
タ22の素子平面図を示したものであり、図３における a
‐a'、b‐b'、c‐c'、d‐d'についての素子断面図を図
４〜図７に示す。図３において信号電荷の流れを簡単に
説明すると、電荷分割ゲート部21から転送された電荷は
図３の上辺から入力され、入力された電荷は図中Ａで示
す矢印の方向に転送される。転送完了した信号電荷群
は、続いて、図中Ｂで示される水平方向に転送され、ラ
ッチ回路23に入力される。
【００２４】図４(a)は図３の a‐a' における素子の断
面を示した図で、ｐ型半導体基板31上にチャネル領域と
なる N 型不純物領域32を設け、酸化膜33を介してポリ
シリコン等で形成される第１層目のゲート101を配置し
てあることを示す。51 はチャネル分離のために設けた
ｐ型不純物層である。また、図４(b)は図４(a)の素子断
面構造におけるポテンシャルを示したものである。酸化
膜33の薄い部分に信号電荷である電子が存在しやすい。
面を示した図で、ｐ型半導体基板31上にチャネル領域と
なる N 型不純物領域32を設け、酸化膜33を介してポリ
シリコン等で形成される第１層目のゲート101を配置し
てあることを示す。51 はチャネル分離のために設けた
ｐ型不純物層である。また、図４(b)は図４(a)の素子断
面構造におけるポテンシャルを示したものである。酸化
膜33の薄い部分に信号電荷である電子が存在しやすい。
【００２５】図５(a)は図３のb‐b'における素子の断面
を示した図で、ｐ型半導体基板31上に N 型不純物領域3
2を設け、酸化膜33を介してポリシリコン等で形成され
る第２層目のゲート102及び第３層目のゲート103を配置
してあることを示す。104はチャネルの転送方向を決定
するために設けたｐ型不純物層を示す。また、図５
(b)、(c)は図５(a)の素子断面構造におけるポテンシャ
ルを示した図で、図５(b)はゲート102の電圧をゲート10
3の電圧よりも高く設定した場合のポテンシャルを示
し、図５(c)はゲート103の電圧をゲート102の電圧より
も高く設定した場合のポテンシャルを示す。このように
して、ゲートの電圧を交互に印加することによって信号
電荷が左の方向に転送される。
を示した図で、ｐ型半導体基板31上に N 型不純物領域3
2を設け、酸化膜33を介してポリシリコン等で形成され
る第２層目のゲート102及び第３層目のゲート103を配置
してあることを示す。104はチャネルの転送方向を決定
するために設けたｐ型不純物層を示す。また、図５
(b)、(c)は図５(a)の素子断面構造におけるポテンシャ
ルを示した図で、図５(b)はゲート102の電圧をゲート10
3の電圧よりも高く設定した場合のポテンシャルを示
し、図５(c)はゲート103の電圧をゲート102の電圧より
も高く設定した場合のポテンシャルを示す。このように
して、ゲートの電圧を交互に印加することによって信号
電荷が左の方向に転送される。
【００２６】図６(a)は図３の C‐C'における素子の断
面を示した図で、ｐ型半導体基板31上に N 型不純物領
域32を設け、酸化膜33を介してポリシリコン等で形成さ
れる第１層目のゲート101及び第２層目のゲート102を配
置してあることを示す。104はチャネルの転送方向を決
定するために設けたｐ型不純物層である。また、図６
(b)、(c)は図６(a)の素子断面構造におけるポテンシャ
ルを示した図で、図６(b)はゲート102の電圧をゲート10
1の電圧よりも高く設定した場合のポテンシャルを示
し、図６(c)はゲート101の電圧をゲート102の電圧より
も高く設定した場合のポテンシャルを示す。このように
して、ゲート電圧を交互に印加することによって信号電
荷が左の方向に転送される。
面を示した図で、ｐ型半導体基板31上に N 型不純物領
域32を設け、酸化膜33を介してポリシリコン等で形成さ
れる第１層目のゲート101及び第２層目のゲート102を配
置してあることを示す。104はチャネルの転送方向を決
定するために設けたｐ型不純物層である。また、図６
(b)、(c)は図６(a)の素子断面構造におけるポテンシャ
ルを示した図で、図６(b)はゲート102の電圧をゲート10
1の電圧よりも高く設定した場合のポテンシャルを示
し、図６(c)はゲート101の電圧をゲート102の電圧より
も高く設定した場合のポテンシャルを示す。このように
して、ゲート電圧を交互に印加することによって信号電
荷が左の方向に転送される。
【００２７】図７(a)は図３の d‐d'における素子の断
面を示した図で、ｐ型半導体基板31上にチャネル領域と
なる N 型不純物領域32を設け、酸化膜33を介してポリ
シリコン等で形成される第１層目のゲート101と第３層
目のゲート103を配置してあることを示す。51 はチャネ
ル分離のために設けたｐ型不純物層である。また、図７
(b)は図７(a)の素子断面構造におけるポテンシャルを示
した図である。酸化膜33の薄い部分に信号電荷である電
子が存在しやすい。以上のようにして、図３に示す直並
列 CCD レジスタが実現できる。
面を示した図で、ｐ型半導体基板31上にチャネル領域と
なる N 型不純物領域32を設け、酸化膜33を介してポリ
シリコン等で形成される第１層目のゲート101と第３層
目のゲート103を配置してあることを示す。51 はチャネ
ル分離のために設けたｐ型不純物層である。また、図７
(b)は図７(a)の素子断面構造におけるポテンシャルを示
した図である。酸化膜33の薄い部分に信号電荷である電
子が存在しやすい。以上のようにして、図３に示す直並
列 CCD レジスタが実現できる。
【００２８】
【実施例２】本発明固体撮像装置の他の実施例の構成を
図８に示す。図中１〜25の構成は図１の場合と同様で、
異なる点は、出力端子に現れる信号の大小に応じて電荷
分割ゲート21で分割する等量ピッチ電荷量の値をリアル
タイムで変更するものである。これにより、明るい被写
体に対しては利得を小さく、暗い被写体に対しては利得
を大きくすることができ、AGC(自動利得制御)動作が可
能となる。出力信号は出力端子25に接続された配線201
を介してゲート電圧設定回路202に入力され、その出力
を配線203を介して電荷分割ゲート部21に入力する。こ
こで入力されるゲートは図２に示した T2、T3 ゲートで
あり、（1）式に示したように、等量ピッチ電荷量を制
御することができる。
図８に示す。図中１〜25の構成は図１の場合と同様で、
異なる点は、出力端子に現れる信号の大小に応じて電荷
分割ゲート21で分割する等量ピッチ電荷量の値をリアル
タイムで変更するものである。これにより、明るい被写
体に対しては利得を小さく、暗い被写体に対しては利得
を大きくすることができ、AGC(自動利得制御)動作が可
能となる。出力信号は出力端子25に接続された配線201
を介してゲート電圧設定回路202に入力され、その出力
を配線203を介して電荷分割ゲート部21に入力する。こ
こで入力されるゲートは図２に示した T2、T3 ゲートで
あり、（1）式に示したように、等量ピッチ電荷量を制
御することができる。
【００２９】
【実施例３】本発明固体撮像装置のさらに他の実施例の
構成を図９に示す。図中１〜25の構成は図１の場合と同
様で、異なる点は、アンプ91を有する信号再生ブロック
204と、直並列 CCD レジスタ22、ラッチ回路23、エンコ
ーダ24、出力端子25を含むエンコーダ部205と、同じ構
成の信号再生ブロック206と、エンコーダ部207とを繰り
返し配置してある点にある。前段のエンコーダ部の縦の
段数分の周期ごとにアンプ部206を選択し、桁上げされ
た情報を後段のエンコーダ部に転送することにより縦の
段数を小さくすることができる。例えば、図において、
信号(A)は、エンコーダ部207の直並列 CCD 部の中に３
個の電荷群があり、エンコーダ部205の直並列 CCD 部の
中に４個の電荷群があるので、電荷分割ゲート部21で分
割される電荷群の数は28(＝8×3＋4)となる。同様に、
信号(B)、信号(C)はそれぞれ19、42となる。このように
して、直並列 CCD レジスタの垂直方向の段数を節約す
ることができる。
構成を図９に示す。図中１〜25の構成は図１の場合と同
様で、異なる点は、アンプ91を有する信号再生ブロック
204と、直並列 CCD レジスタ22、ラッチ回路23、エンコ
ーダ24、出力端子25を含むエンコーダ部205と、同じ構
成の信号再生ブロック206と、エンコーダ部207とを繰り
返し配置してある点にある。前段のエンコーダ部の縦の
段数分の周期ごとにアンプ部206を選択し、桁上げされ
た情報を後段のエンコーダ部に転送することにより縦の
段数を小さくすることができる。例えば、図において、
信号(A)は、エンコーダ部207の直並列 CCD 部の中に３
個の電荷群があり、エンコーダ部205の直並列 CCD 部の
中に４個の電荷群があるので、電荷分割ゲート部21で分
割される電荷群の数は28(＝8×3＋4)となる。同様に、
信号(B)、信号(C)はそれぞれ19、42となる。このように
して、直並列 CCD レジスタの垂直方向の段数を節約す
ることができる。
【００３０】
【実施例４】本発明固体撮像装置のさらに他の実施例の
構成を図10に示す。図中１〜25の構成は図１の場合と同
様で、異なる点は、図１における直並列 CCD レジスタ
の代りに通常のメモリー回路やシフトレジスタ回路等の
記憶素子回路を用いたことにある。図中、301、303、30
5、307、309、311、313、315が記憶素子回路であり、30
2、304、306、308、310、312、314は垂直方向への転送
ゲートブロックである。動作は図１の場合と同様であ
る。
構成を図10に示す。図中１〜25の構成は図１の場合と同
様で、異なる点は、図１における直並列 CCD レジスタ
の代りに通常のメモリー回路やシフトレジスタ回路等の
記憶素子回路を用いたことにある。図中、301、303、30
5、307、309、311、313、315が記憶素子回路であり、30
2、304、306、308、310、312、314は垂直方向への転送
ゲートブロックである。動作は図１の場合と同様であ
る。
【００３１】
【実施例５】本発明固体撮像装置のさらに他の実施例の
構成を図11に示す。図中１〜25の構成は図１の場合と同
様である。本実施例では、電荷分割ゲート部の各列ごと
の等量ピッチ電荷量のばらつきに対する補償の方法につ
いて説明する。すなわち、垂直ブランキング期間中に、
１次元 CCD レジスタ1104にその入力端子1105から校正
用の一定電荷を入力すると、その信号は垂直 CCD レジ
スタ３を転送された後、電荷分割ゲート部21、直並列 C
CD 部22、ラッチ回路23、エンコーダ24を経て、アナロ
グ/ディジタル変換された信号が端子25に現れる。この
信号のばらつきを配線1101を介して1Hメモリ(1行分の信
号のためのメモリ)1102に書き込み、この信号を配線110
3を介してエンコーダ24に入力して補正を行うことがで
きる。
構成を図11に示す。図中１〜25の構成は図１の場合と同
様である。本実施例では、電荷分割ゲート部の各列ごと
の等量ピッチ電荷量のばらつきに対する補償の方法につ
いて説明する。すなわち、垂直ブランキング期間中に、
１次元 CCD レジスタ1104にその入力端子1105から校正
用の一定電荷を入力すると、その信号は垂直 CCD レジ
スタ３を転送された後、電荷分割ゲート部21、直並列 C
CD 部22、ラッチ回路23、エンコーダ24を経て、アナロ
グ/ディジタル変換された信号が端子25に現れる。この
信号のばらつきを配線1101を介して1Hメモリ(1行分の信
号のためのメモリ)1102に書き込み、この信号を配線110
3を介してエンコーダ24に入力して補正を行うことがで
きる。
【００３２】
【発明の効果】以上述べてきたように、固体撮像装置を
本発明構成の装置とすることによって、従来技術の有し
ていた課題を解決して、A/D変換器を素子の外部に設け
ることなく、ビデオ信号のディジタル出力を可能にした
固体撮像装置を提供することができた。
本発明構成の装置とすることによって、従来技術の有し
ていた課題を解決して、A/D変換器を素子の外部に設け
ることなく、ビデオ信号のディジタル出力を可能にした
固体撮像装置を提供することができた。
【図１】本発明固体撮像装置の一実施例の素子構成を示
す図。
す図。
【図２】図１における電荷分割ゲート部の (a) 素子断
面構造と (b) ポテンシャルの時間変化を示した図。
面構造と (b) ポテンシャルの時間変化を示した図。
【図３】図１における直並列 CCD レジスタの素子平面
図。
図。
【図４】図３における a‐a' についての (a) 素子断面
図、(b) (a)の素子断面構造におけるポテンシャル図。
図、(b) (a)の素子断面構造におけるポテンシャル図。
【図５】図３における b‐b' についての (a) 素子断面
図、(b)、(c) は(a)の素子断面構造においてゲート電圧
設定値を変えた場合のポテンシャル図。
図、(b)、(c) は(a)の素子断面構造においてゲート電圧
設定値を変えた場合のポテンシャル図。
【図６】図３における C‐C' についての (a) 素子断面
図、(b)、(c) は(a)の素子断面構造においてゲート電圧
設定値を変えた場合のポテンシャル図。
図、(b)、(c) は(a)の素子断面構造においてゲート電圧
設定値を変えた場合のポテンシャル図。
【図７】図３における d‐d' についての (a) 素子断面
図、(b) (a)の素子断面構造におけるポテンシャル図。
図、(b) (a)の素子断面構造におけるポテンシャル図。
【図８】本発明固体撮像装置の他の実施例の素子構成を
示す図。
示す図。
【図９】本発明固体撮像装置のさらに他の実施例の素子
構成を示す図。
構成を示す図。
【図１０】本発明固体撮像装置のさらに他の実施例の素
子構成を示す図。
子構成を示す図。
【図１１】本発明固体札像装置のさらに他の実施例の素
子構成を示す図。
子構成を示す図。
【図１２】従来の固体撮像装置の素子構成を示す図。
１…ホトダイオード、２…ホトゲート、３…垂直 CCD
レジスタ、４…垂直クロックゲート線、5…水平 CCD レ
ジスタ、６…出力アンプ、10、11、12、13…垂直クロッ
ク線、21…電荷分割ゲート部、22…直並列 CCD レジス
タ、23…ラッチ回路、24…エンコーダ、25…出力端子、
31…ｐ型半導体基板、32… N 型不純物領域、33…酸化
膜、34〜39…垂直 CCD レジスタのゲート、40〜43…電
荷分割ゲート、44… N 型不純物領域(出力拡散層)、51
…ｐ型不純物層、91…アンプ、101…第１層目のゲー
ト、102…第２層 目のゲート、103…第３層目のゲー
ト、104…ｐ型不純物層、201…配線、202…ゲート電圧
設定回路、203…配線、204…エンコーダ部、301、303、
305、307、309、311、313、315…記憶素子回路、302、3
04、306、308、310、312、314…転送ゲートブロック、1
101…配線、1102…1Hメモリ、1103…配線、1104…１次
元 CCD レジスタ、1105…入力端子。
レジスタ、４…垂直クロックゲート線、5…水平 CCD レ
ジスタ、６…出力アンプ、10、11、12、13…垂直クロッ
ク線、21…電荷分割ゲート部、22…直並列 CCD レジス
タ、23…ラッチ回路、24…エンコーダ、25…出力端子、
31…ｐ型半導体基板、32… N 型不純物領域、33…酸化
膜、34〜39…垂直 CCD レジスタのゲート、40〜43…電
荷分割ゲート、44… N 型不純物領域(出力拡散層)、51
…ｐ型不純物層、91…アンプ、101…第１層目のゲー
ト、102…第２層 目のゲート、103…第３層目のゲー
ト、104…ｐ型不純物層、201…配線、202…ゲート電圧
設定回路、203…配線、204…エンコーダ部、301、303、
305、307、309、311、313、315…記憶素子回路、302、3
04、306、308、310、312、314…転送ゲートブロック、1
101…配線、1102…1Hメモリ、1103…配線、1104…１次
元 CCD レジスタ、1105…入力端子。
Claims (7)
- 【請求項１】同一半導体基板上に形成された光電変換素
子群と、各光電変換素子群からの信号電荷を垂直方向に
転送する垂直電荷転送手段と、各垂直電荷転送手段から
並列に出力される信号をアナログ／ディジタル変換する
変換器とを有する固体撮像装置において、各垂直電荷転
送手段から出力されるアナログの信号電荷を等量ピッチ
で分割する電荷結合素子の入力ゲート機構と、分割され
た信号電荷のかたまりの数を記憶するレジスタとからな
るアナログ／ディジタル変換器を内蔵させたことを特徴
とする固体撮像装置。 - 【請求項２】上記アナログ／ディジタル変換最小ビット
量の設定を電荷結合素子のポテンシャル深さを制御する
ことにより行うことを特徴とする請求項１記載の固体撮
像装置。 - 【請求項３】上記アナログ／ディジタル変換最小ビット
量の設定を映像信号の検出によって行うことを特徴とす
る請求項１記載の固体撮像装置。 - 【請求項４】上記アナログ／ディジタル変換器を電荷結
合素子で構成したことを特徴とする請求項１記載の固体
撮像装置。 - 【請求項５】上記アナログ／ディジタル変換器を MOS
レジスタで構成したことを特徴とする請求項１記載の固
体撮像装置。 - 【請求項６】上記垂直電荷転送手段の入力段に一様信号
電荷入力機構を設けたことを特徴とする請求項１記載の
固体撮像装置。 - 【請求項７】上記アナログ／ディジタル変換器のカウン
ト段を繰り上げ段に拡張したことを特徴とする請求項１
記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317762A JPH05153504A (ja) | 1991-12-02 | 1991-12-02 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317762A JPH05153504A (ja) | 1991-12-02 | 1991-12-02 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05153504A true JPH05153504A (ja) | 1993-06-18 |
Family
ID=18091762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317762A Pending JPH05153504A (ja) | 1991-12-02 | 1991-12-02 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05153504A (ja) |
-
1991
- 1991-12-02 JP JP3317762A patent/JPH05153504A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10506188B2 (en) | Solid-state imaging device | |
| US9485447B2 (en) | Reduced size image pickup apparatus retaining image quality | |
| US9769396B2 (en) | Solid-state image pickup apparatus, signal processing method for a solid-state image pickup apparatus, and electronic apparatus | |
| EP0277016B1 (en) | Photoelectric conversion apparatus | |
| EP1416721B1 (en) | Image pickup apparatus | |
| US7511275B2 (en) | Semiconductor device, and control method and device for driving unit component of semiconductor device | |
| KR100678612B1 (ko) | 증폭형 고체 촬상 장치 | |
| EP0809300B1 (en) | Active pixel sensor with single pixel reset | |
| US6927884B2 (en) | Solid-state image sensing device | |
| US8274590B2 (en) | Solid-state imaging device driving method | |
| US4117514A (en) | Solid state imaging device | |
| US5856686A (en) | Amplifying type solid-state imaging apparatus and method for driving the same | |
| EP0954167A2 (en) | Improvements in or relating to image processing systems | |
| CN102196199A (zh) | 固态拍摄装置、驱动固态拍摄装置的方法以及电子设备 | |
| WO2004073301A1 (ja) | 固体撮像装置、その駆動方法及びそれを用いたカメラ | |
| US4366503A (en) | Solid state image pick-up device and its charge transfer method | |
| US8988560B2 (en) | Solid-state image pickup element and camera system having mechanism for canceling potential drop on signal line | |
| US7068315B1 (en) | Solid-state imaging device, its driving method, and camera system | |
| US4862487A (en) | Solid-state imaging device | |
| JPH05153504A (ja) | 固体撮像装置 | |
| JP2001094740A (ja) | 固体撮像装置およびその駆動方法並びに画像入力装置 | |
| JPH0856311A (ja) | 固体撮像装置の駆動方法 | |
| JP2630492B2 (ja) | 固体撮像装置 | |
| JPH07131714A (ja) | Ａｄ変換装置 | |
| JPH0269082A (ja) | 固体撮像素子 |