JPH0515109B2 - - Google Patents
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- JPH0515109B2 JPH0515109B2 JP58044182A JP4418283A JPH0515109B2 JP H0515109 B2 JPH0515109 B2 JP H0515109B2 JP 58044182 A JP58044182 A JP 58044182A JP 4418283 A JP4418283 A JP 4418283A JP H0515109 B2 JPH0515109 B2 JP H0515109B2
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- television signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はテレビジヨンカメラの直流クランプ回
路に関するもので、特にランダム雑音に起因する
クランプ電位の変動を防止する回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a DC clamp circuit for a television camera, and more particularly to a circuit that prevents fluctuations in clamp potential caused by random noise.
直流クランプ回路はテレビジヨンカメラには欠
くことのできない回路で、画面全体の明るさを変
えるペデスタルレベル調整や、ガンマ補正、白ク
リツプ、黒クリツプレベルの設定等は、全て、こ
の直流クランプレベルが基準になる。
The DC clamp circuit is an indispensable circuit for television cameras.The pedestal level adjustment that changes the overall brightness of the screen, gamma correction, white clip, black clip level settings, etc. are all based on this DC clamp level. become.
直流クランプ回路は第１図に示すように、トラ
ンジスタ２と抵抗３で構成される低インピーダン
ス回路と、トランジスタ５、コンデンサ７、抵抗
８からなるスイツチング回路、トランジスタ１０
と抵抗１１で構成される高入力インピーダンス形
の増幅器およびコンデンサ４と電源９からなる。 As shown in Figure 1, the DC clamp circuit consists of a low impedance circuit consisting of a transistor 2 and a resistor 3, a switching circuit consisting of a transistor 5, a capacitor 7, and a resistor 8, and a transistor 10.
and a resistor 11, a high input impedance type amplifier, a capacitor 4, and a power supply 9.
このクランプ回路の通常の動作は映像信号の水
平ブランキング期間にトランジスタ５を約
6μsONにして電源９の電圧V0をコンデンサ４に
蓄え、トランジスタ５をOFFにした後、約58μs
の間その電圧V0を保持し、トランジスタ１０の
バイアス電位を固定するようになつている。 The normal operation of this clamp circuit is to close transistor 5 during the horizontal blanking period of the video signal.
After turning ON for 6μs and storing voltage V 0 of power supply 9 in capacitor 4, and turning off transistor 5, approximately 58μs
During this period, the voltage V 0 is held, and the bias potential of the transistor 10 is fixed.
しかし第１図に示す従来の直流クランプ回路
は、水平ブランキング期間にランダム雑音が存在
しない第２図Ａのような場合には、ブランキング
期間の正しいレベルを一定電位V0にクランプで
きるが、第２図Ｂのように雑音を含む波形では、
トランジスタ５がONからOFFに変わる時点t0の
雑音レベルが保持され、第２図Ｃに示すように、
正確なクランプレベルロにはならず、イのレベル
が保持されてしまう。 However, the conventional DC clamp circuit shown in FIG. 1 can clamp the correct level during the blanking period to a constant potential V 0 in a case like FIG. 2A where there is no random noise during the horizontal blanking period. In a waveform containing noise as shown in Figure 2B,
The noise level at the time t 0 when the transistor 5 changes from ON to OFF is maintained, as shown in Figure 2C.
The clamp level will not be accurate, and the level of A will be held.
したがつて、画面の１水平走査線ごとに異なつ
た直流レベルに固定されるいわゆるクランプ雑音
が発生する。 Therefore, so-called clamp noise occurs in which the DC level is fixed at a different DC level for each horizontal scanning line of the screen.
本発明の目的は水平ブランキング期間の雑音に
もかかわらず、クランプ雑音を防止する新しい回
路方式を提供することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a new circuit scheme that prevents clamping noise despite horizontal blanking period noise.
本発明の特徴は、直流クランプ回路の入力段
に、ブランキング期間中に積分動作をして雑音を
平滑化する積分回路を接続し、さらのその積分回
路の積分コンデンサの電荷をテレビジヨン信号の
映像期間中に放電させる放電手段を備えた点にあ
る。 A feature of the present invention is that an integrating circuit that performs an integrating operation during the blanking period to smooth out noise is connected to the input stage of the DC clamp circuit. The present invention is provided with a discharging means for discharging during the video period.
第３図に本発明の一実施例を示す。トランジス
タ２以降の直流クランプ回路は従来と同じである
が、本発明の直流クランプ回路は、抵抗１３、コ
ンデンサ１４と１５、抵抗１６、トランジスタ１
７からなるブランキング期間積分回路を備えてい
る。
FIG. 3 shows an embodiment of the present invention. The DC clamp circuit after transistor 2 is the same as the conventional one, but the DC clamp circuit of the present invention includes resistor 13, capacitors 14 and 15, resistor 16, and transistor 1.
A blanking period integration circuit consisting of 7 is provided.
端子１２に第４図２５のパルスを印加すると、
トランジスタ１７はONになり、コンデンサ１４
の片端はアースされる。このため入力端に加えら
れた信号は抵抗１３とコンデンサ１４で積分さ
れ、高周波のランダム雑音は平均化される。 When the pulse shown in FIG. 4 25 is applied to the terminal 12,
Transistor 17 turns on and capacitor 14
One end of is grounded. Therefore, the signal applied to the input terminal is integrated by the resistor 13 and capacitor 14, and high frequency random noise is averaged out.
端子１２に加えられていたパルスがローレベル
になると、トランジスタ１７はOFFし、コンデ
ンサ１４の片側は解放され信号は積分されずにト
ランジスタ２に伝送される。その結果、第２図Ｂ
に示す波形はＡに類似した波形となりクランプ雑
音を防止することができる。なお、本発明の直流
クランプ回路では積分動作を行わせるために端子
１２に加えるパルス（第４図２５）とクランプ動
作のために端子６に加えるパルス（第４図２６）
のパルス幅を変えている。これは積分パルスの立
上り付近と立下り付近では、積分回路の時定数の
影響等で残留雑音の生じる可能性があるためで、
クランプパルス（第４図２６）のパルス幅を積分
パルス２５の幅より狭くしている。 When the pulse applied to terminal 12 becomes low level, transistor 17 is turned off, one side of capacitor 14 is released, and the signal is transmitted to transistor 2 without being integrated. As a result, Figure 2B
The waveform shown in is similar to A and can prevent clamp noise. In addition, in the DC clamp circuit of the present invention, a pulse is applied to terminal 12 for performing an integral operation (FIG. 4, 25), and a pulse is applied to terminal 6 for clamping operation (FIG. 4, 26).
The pulse width is changed. This is because residual noise may occur near the rising edge and falling edge of the integral pulse due to the influence of the time constant of the integrating circuit.
The pulse width of the clamp pulse (FIG. 4, 26) is made narrower than the width of the integral pulse 25.
第５図は本発明の他の実施例で、第３図の実施
例と異なる点は積分コンデンサ１４の両端にスイ
ツチ回路を設け、コンデンサ１４に蓄積された電
荷を放電するように工夫したことである。 FIG. 5 shows another embodiment of the present invention, which differs from the embodiment shown in FIG. be.
第３図の実施例でクランプ雑音を大幅に低減す
ることができたが、積分コンデンサ１４には雑音
の平均値が蓄積されて残るため、雑音の影響を完
全に取り去ることはできない。第５図の実施例は
その欠点を改良するための回路で、スイツチ用
MOSトランジスタ１８を第６図のパルス２２で
短絡しコンデンサ１４に蓄えられた電荷を映像期
間に放電させるものである。その結果、雑音電荷
はすべて放電し、クランプ雑音を完全に取りのぞ
くことができる。なお２１は入力端２２のバイア
ス電圧にほぼ等しい電圧を与え、コンデンサ１４
の両端で、必要以上の電圧の充放電を行わせない
ようにするためのバイアス電源である。 Although the clamp noise can be significantly reduced in the embodiment shown in FIG. 3, since the average value of the noise is accumulated and remains in the integrating capacitor 14, the influence of the noise cannot be completely removed. The embodiment shown in Fig. 5 is a circuit for improving this drawback.
The MOS transistor 18 is short-circuited by the pulse 22 in FIG. 6, and the charge stored in the capacitor 14 is discharged during the video period. As a result, all noise charges are discharged, and clamp noise can be completely eliminated. Note that 21 applies a voltage approximately equal to the bias voltage of the input terminal 22, and the capacitor 14
This is a bias power supply that prevents charging and discharging of a voltage higher than necessary at both ends of the battery.
第７図は第５図の実施例のスイツチ用MOSト
ランジスタを抵抗２０で置き換えたもので、映像
期間にコンデンサ１４の電荷が放電するような抵
抗値を設定すれば、第５図とほぼ同等の効果をも
たらすことができる。 FIG. 7 shows an example in which the switch MOS transistor in the embodiment shown in FIG. can bring about effects.
以上、本発明の直流クランプ回路はランダム雑
音にともなうクランプ雑音の発生を防止すること
ができるため、クランプ効果の高い回路を実現す
ることができる。
As described above, since the DC clamp circuit of the present invention can prevent the generation of clamp noise due to random noise, it is possible to realize a circuit with a high clamping effect.
第１図は従来の直流クランプ回路、第２図は第
１図の動作を説明するための波形図、第３図、第
５図、第７図は本発明の直流クランプ回路、第４
図、第６図は本発明の直流クランプ回路に使用す
るパルス波形図である。
FIG. 1 is a conventional DC clamp circuit, FIG. 2 is a waveform diagram for explaining the operation of FIG. 1, FIGS. 3, 5, and 7 are DC clamp circuits of the present invention,
6 are pulse waveform diagrams used in the DC clamp circuit of the present invention.
Claims (1)
インピーダンス増幅器と、該第１の高入力インピ
ーダンス増幅器の出力がクランプ用コンデンサを
介して接続される第２の高入力インピーダンス増
幅器と、上記クランプ用コンデンサと上記第２の
高入力インピーダンス増幅器との接続点に上記テ
レビジヨン信号のブランキング期間中にバイアス
電圧を与える第１のスイツチ手段とを備え、ブラ
ンキングレベルが上記バイアス電圧の示すクラン
プレベルになるよう上記テレビジヨン信号をクラ
ンプする直流クランプ回路において、上記第１の
高入力インピーダンス増幅器の入力端に上記テレ
ビジヨン信号を接続する抵抗と、上記抵抗と上記
入力端との接続点の接続される積分用コンデンサ
と、上記積分用コンデンサの他端と固定電位点と
の接続を制御する第２のスイツチ手段と、上記積
分用コンデンサに並列に接続される放電手段とを
有し、上記第２のスイツチ手段は上記テレビジヨ
ン信号のブランキング期間中にオン、映像期間中
にオフとされ、もつてオン期間中の上記テレビジ
ヨン信号の積分値がブランキングレベルとして上
記直流クランプ回路に与えられ、かつ上記映像期
間中は積分動作を受けない信号が上記直流クラン
プ回路に与えられるとともに上記積分用コンデン
サの電荷が放電されることを特徴とする直流クラ
ンプ回路。 ２ 上記放電手段は上記映像期間中に上記積分用
コンデンサを短絡する第３のスイツチ手段で構成
されることを特徴とする特許請求の範囲第１項に
記載の直流クランプ回路。 ３ 上記放電手段は上記積分用コンデンサに常時
並列に接続される抵抗で構成されることを特徴と
する特許請求の範囲第１項に記載の直流クランプ
回路。[Claims] 1. A first high input impedance amplifier to which a television signal is applied, and a second high input impedance amplifier to which the output of the first high input impedance amplifier is connected via a clamping capacitor. and a first switch means for applying a bias voltage to a connection point between the clamping capacitor and the second high input impedance amplifier during the blanking period of the television signal, the blanking level being set to the bias voltage. A DC clamp circuit that clamps the television signal to a clamp level indicated by, a resistor for connecting the television signal to the input terminal of the first high input impedance amplifier, and a connection between the resistor and the input terminal. an integrating capacitor to which a point is connected, a second switch means for controlling the connection between the other end of the integrating capacitor and a fixed potential point, and a discharging means connected in parallel to the integrating capacitor. , the second switch means is turned on during the blanking period of the television signal and turned off during the video period, and the integrated value of the television signal during the on period is set as the blanking level to the DC clamp circuit. A DC clamp circuit characterized in that a signal is applied to the DC clamp circuit and is not subjected to an integrating operation during the video period, and the electric charge of the integrating capacitor is discharged. 2. The DC clamp circuit according to claim 1, wherein said discharging means comprises third switch means for short-circuiting said integrating capacitor during said video period. 3. The DC clamp circuit according to claim 1, wherein the discharging means comprises a resistor that is always connected in parallel to the integrating capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4418283A JPS59171367A (en) | 1983-03-18 | 1983-03-18 | Dc clamp circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP4418283A JPS59171367A (en) | 1983-03-18 | 1983-03-18 | Dc clamp circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171367A JPS59171367A (en) | 1984-09-27 |
| JPH0515109B2 true JPH0515109B2 (en) | 1993-02-26 |
Family
ID=12684428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4418283A Granted JPS59171367A (en) | 1983-03-18 | 1983-03-18 | Dc clamp circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171367A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105276A (en) * | 1990-11-15 | 1992-04-14 | Eastman Kodak Company | DC restoration of sampled imagery signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787266A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu Ltd | Reproducing system for digitized direct current |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178756U (en) * | 1981-05-08 | 1982-11-12 |
-
1983
- 1983-03-18 JP JP4418283A patent/JPS59171367A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787266A (en) * | 1980-11-18 | 1982-05-31 | Fujitsu Ltd | Reproducing system for digitized direct current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59171367A (en) | 1984-09-27 |
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