JPH05144288A

JPH05144288A - 半導体メモリ装置

Info

Publication number: JPH05144288A
Application number: JP3302998A
Authority: JP
Inventors: Takayuki Otani; 孝之大谷; Masaki Matsui; 正貴松井; Masayuki Hayakawa; 誠幸早川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1993-06-11

Abstract

(57)【要約】【目的】スペア・メモリセル・アレイを含むアレイ分割
型のメモリのスペア・メモリセル・アレイのセンスアン
プを、或るセクション・アレイのものと共用して集積回
路化に適したものとする。【構成】複数のセクションに分割されたノーマル・メモ
リセル・アレイと、該アレイのうちの或るセクション・
アレイに付随して設けられ、該セクション・アレイのセ
ンスアンプを兼用するスペア・メモリセル・アレイと、
前記或るセクション・アレイ以外のセクション・アレイ
用の各センスアンプとを具備し、前記或るセクション・
アレイとスペア・メモリセル・アレイとの兼用センスア
ンプは、これら両アレイのいずれが選択されたときも活
性化されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カラム冗長構成を有す
る半導体メモリ装置に係わり、そのメモリセル・アレイ
及びセンスアンプが内部で２つ以上のセクションに分割
され、かつそのセクション・アレイがセクション・アド
レスの選択／非選択に応じて活性化／非活性化制御され
る半導体メモリ集積回路に関する。

【０００２】

【従来の技術】近年の大容量ＳＲＡＭ（スタチックＲＡ
Ｍ）では、ワード線選択動作の高速化と同時に、動作時
の消費電力の低減化をねらって、２層金属配線を駆使し
た２重ワード線構造によるワード線、及びメモリセル・
アレイの分割構成方法が盛んに使われている（例えば、
ＩＥＥＥＩＳＳＣＣ１９８４，Ｄｉｇｅｓｔｏｆｔ
ｅｃｈｎｉｃａｌＰａｐｅｒ，“Ａ４６ｎｓ２５
６ＫＣＭＯＳＲＡＭ”，Ｍ．Ｉｓｏｂｅ，ｅ
ｔ．ａｌ．，ｐｐ．２１４−２１５）。その場合のメモ
リセル・アレイ及びセンスアンプの構成例を図３に示
す。ここでは、冗長カラムを持たない場合の例を示して
いる。

【０００３】図３において、Ｓｅｃ．１〜Ｓｅｃ．Ｎは
Ｎ個のセクションに分割されたノーマル・セルアレイで
あり、このノーマル・セルアレイの各セクションにおい
て、各ビット線対をローカル・センス線ＳＬ、／ＳＬ
（ＳＬとは反転関係にある信号線）（／ＳＬは図ではＳ
Ｌの上にバーが付いている）に接続するカラムゲート
（ＣＧ）は、セクション及びカラムのデコード信号Ｓ及
びＣの積の信号でその開閉が制御されている。ローカル
・センス線対ＳＬ、／ＳＬが入力されるセンスアンプＳ
／Ａ−１〜Ｓ／Ａ−Ｎは、セクション・デコード信号Ｓ
で、活性／非活性が制御される。なお、図３で各部に同
一符号を用いているが、実際は順次ずれた関係にある。
図３でＳＧ、／ＳＧ（／ＳＧは図ではＳＧの上にバーが
付いている）は正転、反転のグローバル・センス線であ
る。

【０００４】上記各信号を含む信号の生成回路を図４に
示す。ここに含まれる信号生成回路は、図５に示すよう
に、１セクション内にノーマル・カラムＭ本を含み、ノ
ーマル・セルアレイがＮ個のセクションに分割されてい
る場合についてである。図４において、１１はカラム・
アドレス入力バッファで、ここへのカラム・アドレス入
力数はｍ個、１２はカラム・デコーダで、これの出力で
あるカラム・デコード信号はＣ１〜ＣＭで、Ｍ＝２^m の
関係にある。また１３はセクション・アドレス入力バッ
ファで、ここへのセクション・アドレス入力数はｎ個、
１４はセクション・デコーダで、これの出力であるセク
ション・デコード信号はＳ１〜ＳＮで、Ｎ＝２ⁿ の関係
にある。

【０００５】一方、大容量半導体メモリ装置では、冗長
（スペア）メモリセルの搭載は、製造歩留りの改善とい
う点から、必要不可欠と言える。特に大容量ＳＲＡＭで
は、ビット線を最小微細加工技術を駆使した金属配線で
構成することが多いことから、ビット線対の単位で救済
可能な冗長カラムの搭載は、重要度を増している。図３
に示したセクション分割されたメモリセル・アレイの構
成を持つ半導体メモリ装置に対して、冗長カラムを導入
する場合、従来２通りの例がある。

【０００６】１つは、図６に示すように、各セクション
Ｓｅｃ．１〜Ｓｅｃ．Ｎ内にそれぞれスペア・セルアレ
イＳＡ１〜ＳＡＮを設け、各セクションがそれぞれ同数
の予備カラムを持つ場合である。この図６は、各セクシ
ョンに１本の予備カラムを持つ場合である。この方式の
例は、例えば「ＩＥＥＥＪｏｕｒｎａｌｏｆ

【０００７】Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ
ｓ，ｖｏｌ．ＳＣ−２２，Ｎｏ．５，Ｏｃｔ．１９８
７ｐｐ．７２７−７３２ “Ａ３４−ｎｓ１−Ｍ
ｂｉｔＣＭＯＳＳＲＡＭＵｓｉｎｇＴｒｉｐｌｅ
Ｐｏｌｙｓｉｌｉｃｏｎ”，ＴｏｓｈｉｂａＷＡＤ
Ａ，ｅｔａｌ．」に記載されている。この方式は、図
３の従来構成に対し、各セクション内に同数のスペア・
カラムを追加すると共に、カラム・ゲートの制御信号
を、ノーマル・カラムに対してはＳ・Ｃ・／ＳＰＨに変
更し、スペア・カラムに対しては、スペア・デコード信
号ＳＰＤを与えることにより実現している。ここでＳＰ
Ｈはスペア・ヒット信号で、これはスペア部が選ばれた
ことを示す。／ＳＰＨはＳＰＨの反転信号を示す。

【０００８】図４では、スペア・デコード信号ＳＰＤを
１〜Ｓ個得られるようにしている。図４で２１、２２は
ヒューズ選択回路で、ヒューズをブローするかしないか
によって、不良カラム及び不良セクションのアドレスを
記憶しておき、入力されたアドレス入力バッファからの
信号が不良アドレスと一致した場合のみ、スペアカラム
デコーダ及びスペアセクションデコーダが成り立つよう
にしておく。２３はスペア・カラム・デコーダ、２４は
スペア・セクション・デコーダで、これらの出力をアン
ド回路２５を通して、１つのスペア・デコード信号ＳＰ
Ｄ（１）を得ている。スペア・デコード信号をＳ本要す
るときは、アンド回路２５以前の回路がＳ組あればよ
く、スペア・ヒット信号ＳＰＨを得るオア回路２６の入
力数は、予備列数に対応する。

【０００９】２つ目は、図７に示す様に、Ｎセクション
に分割されたノーマル・セルアレイＳｅｃ．１〜Ｓｅ
ｃ．Ｎとは別にスペア・セクションを設け、予備メモリ
セル・アレイＳＣＡとしてのスペア・カラムおよびスペ
ア・センスアンプＳＳ／Ａなどを具備する方式である。
この方式は、ノーマル・セクション内のカラム・ゲート
に対する制御は、図３の如く従来どうりでよく、ノーマ
ル・セクション・センスアンプの制御は、従来のセクシ
ョン・デコード信号Ｓの代わりに、Ｓ・／ＳＰＨを用い
る。一方、スペア・セクション内のカラム・ゲートに対
する制御は、スペア・デコード信号ＳＰＤ１、ＳＰＤ２
で行う。スペア・センスアンプＳＳ／Ａの制御はスペア
・ヒット信号ＳＰＨで行う。

【００１０】しかしながら、図６の方式は、回路設計上
の変更が比較的少なくて済む反面、救済できる不良カラ
ムはチップ全体で１カラムであるにもかかわらず、各セ
クション内にスペア・カラムをそれぞれ１カラムずつ持
たなければいけないので、面積的にロスが大きくなる。

【００１１】図７の方式は、制御信号上の変更は少なく
て済む反面、ノーマル・セクション・センスアンプとは
別に、スペア・センスアンプＳＳ／Ａを具備する必要が
あるので、実質的にセクションが１つ増えたのと同様
に、面積増加になってしまう。

【００１２】

【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、前記従来例にみられるスペア・カ
ラムを導入する際のチップ面積の増加を最小限に押さえ
ようとするものである。

【００１３】

【課題を解決するための手段と作用】本発明は、複数の
セクションに分割されたノーマル・メモリセル・アレイ
と、該アレイのうちの或るセクション・アレイに付随し
て設けられ、該セクション・アレイのセンスアンプを兼
用するスペア・メモリセル・アレイと、前記或るセクシ
ョン・アレイ以外のセクション・アレイ用の各センスア
ンプとを具備し、前記或るセクション・アレイとスペア
・メモリセル・アレイとの兼用センスアンプは、これら
両アレイのいずれが選択されたときも活性化されること
を特徴とする。

【００１４】即ち本発明は、スペア・メモリセル・アレ
イとしてのスペア・カラムを、ノーマル・メモリセル・
アレイの任意の１セクション内のセル・アレイに隣接し
て配置し、かつそのセクション内のセクション・センス
アンプを、そのセクション内のノーマル・メモリセル・
アレイとスペア・カラムとで共用する。したがって、少
なくともスペア・カラム用のセンスアンプを別途設ける
必要がないので、チップ占有面積の増加を押えることが
できる。

【００１５】

【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその構成図であるが、これは、前記従来例
と対応させた場合の例であるから、対応箇所には同一符
号を用いる。本実施例では、ノーマル・メモリセル・ア
レイは、セクション・アレイＳｅｃ．１〜Ｓｅｃ．Ｎに
分割している。スペア・メモリセル・アレイＳＣＡはセ
クション・アレイＳｅｃ．Ｎに付随して設けられ、セン
スアンプＳ／Ａ−ＮはこれらアレイＳｅｃ．ＮとＳＣＡ
とに共用して用いられる。

【００１６】カラム・ゲートＣＧの選択には、ノーマル
・カラムでは信号Ｓ・Ｃ・／ＳＰＨを用い、スペア・カ
ラムでは信号ＳＰＤ１、ＳＰＤ２（ここでは２本のスペ
ア・カラムを用いた例である）を用いる。セクション・
センスアンプＳ／Ａ−１〜

【００１７】Ｓ／Ａ−Ｎの１つ手前までの選択には、ノ
ーマル・セクションは信号Ｓ・／ＳＰＨを用い、スペア
・カラムを含むセクションは信号Ｓ＋ＳＰＨを用いる。
即ち、ノーマル・カラム選択時には、選択カラムのカラ
ム・ゲート（各ＣＧの内の選択されたもの）および選択
セクションのセンスアンプ（Ｓ／Ａ−１〜Ｓ／Ａ−Ｎの
内の選択されたもの）のみを活性化する。救済カラムを
選択した場合は、救済カラムのカラム・ゲート（救済カ
ラムのＣＧの内の選択されたもの）のみを選択し、かつ
救済カラムを含むセクション・センスアンプ（Ｓ／Ａ−
Ｎ）を活性化すると同時に、他のセクション・アンプ
（Ｓ／Ａ−１〜Ｓ／Ａ−Ｎの１つ手前）は非活性とする
ものである。

【００１８】上記実施例によれば、スペア・カラムは、
ノーマル・セル・アレイＳｅｃ．Ｎに共用させる構成と
したため、面積的なオーバーヘッドは最小で済む。従来
例での見積もりに使ったものと同様の構成の４ＭのＳＲ
ＡＭで見積もったメモリセル・アレイの面積増大率を図
２に示す。この図２では、スペア・カラム数として１、
２、４、８について、それぞれビット構成として、×
１、×４、×８についての場合について見積もってい
る。また図２では、図６、図７に示した従来例に対する
面積増大率も合わせて示してある。本発明では、どんな
ビット構成に対しても、セクション・センスアンプの個
数は増やさずに、必要なカラム本数分のセル・アレイの
みの増大分で済むので、セル・アレイ全体に対する増大
率としては非常に小さくて済む。またカラム・ゲートお
よびセクション・センスアンプの制御方法については、
図１に示すように、従来のスペア・カラムが無い場合に
比べると、信号ＳＰＨを論理的に組み合わせるだけでよ
いので、比較的簡単な変更を加えるだけで済む。また、
動作時の消費電力として、カラム・リダンダンシーを搭
載したことによる増加がほとんど無視できることであ
る。大容量ＳＲＡＭでは、一般的に動作時の消費電力の
中で、センスアンプでの電力消費が大きな部分を占め
る。図１に示すように本発明では、同時にオンするセン
スアンプの個数は、従来どうりＩ／Ｏ（入出力部）の個
数と同じでよいので、センスアンプにおける増加はな
い。

【００１９】

【発明の効果】以上説明したごとく本発明によれば、集
積回路面積的に有利で、電力消費も少なく、構成も複雑
化されないなどの利点が具備されるものである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図。

【図２】同実施例の効果を示す図表。

【図３】従来のアレイ分割型メモリ装置の構成図。

【図４】アレイ分割型メモリ装置で用いる制御信号発生
回路。

【図５】従来のアレイ分割型メモリ装置の構成図。

【図６】従来のアレイ分割型メモリ装置の構成図。

【図７】従来のアレイ分割型メモリ装置の構成図。

【符号の説明】

Ｓｅｃ．１〜Ｓｅｃ．Ｎ…ノーマル・セクション・アレ
イ、ＣＧ…カラム・ゲート、ＳＣＡ…スペア・メモリセ
ル・アレイ、Ｓ／Ａ−１〜Ｓ／Ａ−Ｎ…セクション・セ
ンスンプ。

Claims

【特許請求の範囲】

【請求項１】複数のセクションに分割されたノーマル・
メモリセル・アレイと、該アレイのうちの或るセクショ
ン・アレイに付随して設けられ、該セクション・アレイ
のセンスアンプを兼用するスペア・メモリセル・アレイ
と、前記或るセクション・アレイ以外のセクション・ア
レイ用の各センスアンプとを具備し、前記或るセクショ
ン・アレイとスペア・メモリセル・アレイとの兼用セン
スアンプは、これら両アレイのいずれが選択されたとき
も活性化されることを特徴とする半導体メモリ装置。
【請求項２】前記複数のセクション用の各センスアンプ
の出力側は互いに接続され、前記兼用センスアンプが活
性化されたときは、前記或るセクション・アレイ以外の
セクション・アレイ用のセンスアンプは、すべて非活性
状態にある請求項１に記載の半導体メモリ装置。