JPH0514319A - Error detector - Google Patents
Error detectorInfo
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- JPH0514319A JPH0514319A JP2823491A JP2823491A JPH0514319A JP H0514319 A JPH0514319 A JP H0514319A JP 2823491 A JP2823491 A JP 2823491A JP 2823491 A JP2823491 A JP 2823491A JP H0514319 A JPH0514319 A JP H0514319A
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- signal lines
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、電子機器における警報
系に関し、特に、多数の警報信号中、2本以上警報が発
生しているか否かを判定するような多数決判定機能をも
った誤り検出器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alarm system in electronic equipment, and more particularly to an error detection function having a majority decision function for deciding whether or not two or more alarms have occurred among many alarm signals. It is related to vessels.
【0002】[0002]
【従来の技術】従来の誤り検出器を図3に示す。図3に
示された従来の検出器では、論理“1”の信号線が2本
以上存在するか否かを判定するために、まず信号線単位
に自信号と自信号以外の他信号に分離し、自信号が論理
“1”で且つ他信号が論理“1”であるかを判定し、こ
れらの信号線単位に判定した結果を論理ORすることに
より出力していた。図面上他信号中の論理“1”の検出
は入力信号線に接続するn−1入力のOR回路により、
また自信号論理“1”且つ他信号論理“1”の判定は2
入力AND回路により行なっている。2. Description of the Related Art A conventional error detector is shown in FIG. In the conventional detector shown in FIG. 3, in order to determine whether or not there are two or more signal lines of logic “1”, first, the signal line is separated into its own signal and other signals other than its own signal. However, it is determined whether or not the own signal is the logic "1" and the other signal is the logic "1", and the result of the determination for each signal line is logically ORed and output. The detection of the logic "1" in other signals in the drawing is performed by the n-1 input OR circuit connected to the input signal line.
Also, the judgment of the own signal logic "1" and the other signal logic "1" is 2
This is done by an input AND circuit.
【0003】[0003]
【発明が解決しようとする課題】上述した従来の誤り検
出器は、誤り判定を多入力ORとANDゲ−トの組み合
わせで行なっており、回路構成が単純であるが、入力の
信号線数を増すと、この検出器のハ−ドウェア量は加速
度的に増加するという欠点がある。The above-mentioned conventional error detector performs error judgment by a combination of multi-input OR and AND gate, and has a simple circuit configuration, but the number of input signal lines is reduced. If it increases, the amount of hardware of this detector has the disadvantage that it increases at an accelerating rate.
【0004】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な誤り検
出器を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and therefore an object of the present invention is to provide a novel error detector capable of solving the above-mentioned drawbacks inherent in the conventional art. Especially.
【0005】[0005]
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る誤り検出器は、入力信号線単位に個々
に誤り判定する従来の方法ではハ−ドウェア量が増大す
ることから、入力信号線を個々に判定せず共通処理する
ことで解決しており、すなわち、入力信号線を一旦多重
化し、一定期間内に誤り信号線が2本以上か否かを判定
する方式で行なっている。この様な方式で行うと、入力
信号線を多重化する際に各信号を多重化パルスにてサン
プリングすることからサンプリング周期以下の瞬時誤り
(警報)が入力した場合には検出不可能となるが、この
課題については、瞬時誤りの最短時間はシステム設計上
で求まり、この最短時間よりも前記サンプリング周期を
短かく設定することで解決可能である。In order to achieve the above object, the error detector according to the present invention increases the amount of hardware in the conventional method of individually determining an error for each input signal line. The problem is solved by performing common processing without individually determining the input signal lines, that is, by performing a method of once multiplexing the input signal lines and determining whether there are two or more error signal lines within a certain period. There is. If such a method is used, each signal is sampled by the multiplexing pulse when the input signal line is multiplexed, so that it cannot be detected when an instantaneous error (alarm) less than the sampling period is input. This problem can be solved by obtaining the shortest time of the instantaneous error in the system design and setting the sampling cycle shorter than the shortest time.
【0006】[0006]
【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be described in detail with reference to the accompanying drawings, which is a preferred embodiment thereof.
【0007】図1は本発明の一実施例を示す回路ブロッ
ク構成図、又図2は各部の動作を示すタイミングチャ−
トである。FIG. 1 is a circuit block diagram showing an embodiment of the present invention, and FIG. 2 is a timing chart showing the operation of each section.
It is
【0008】図1において、多重化部1は、外部クロッ
ク105を入力し、多重化パルス111(φ1)、11
2(φ2)、113(φ3)、.......114(φn)
を出力する多重化パルス発生カウンタ3と、各入力信号
101、102、103、104を多重化すべくAND
回路AND1〜ANDn及びOR回路OR1から成る回
路とにより構成され、カウント判定部2は例えばカウン
タとコンパレ−タにより構成され、多重化信号中に誤り
情報が2本以上含まれているか否かを判定するものであ
る。In FIG. 1, the multiplexer 1 receives the external clock 105 and receives the multiplexed pulses 111 (φ1), 11
2 (φ2), 113 (φ3), ... 114 (φn)
AND the multiplex pulse generation counter 3 for outputting the input signals 101, 102, 103 and 104
The count judging unit 2 is composed of, for example, a counter and a comparator, and judges whether the multiplexed signal contains two or more error information. To do.
【0009】多重化信号の周期を示す信号であるリセッ
ト信号115によりカウント判定部2のカウンタ内の状
態はリセットされる。The state in the counter of the count determination unit 2 is reset by the reset signal 115 which is a signal indicating the cycle of the multiplexed signal.
【0010】カウント判定部2のカウンタ内の状態を図
2の210に示す。出力107は前記カウント判定部2
の出力であり、図示の如く、入力信号が2本以上誤り信
号となった時に論理“1”を出力している。The state in the counter of the count judging unit 2 is shown at 210 in FIG. The output 107 is the count determination unit 2
As shown in the figure, the logic "1" is output when two or more input signals are error signals.
【0011】[0011]
【発明の効果】以上説明したように、本発明の誤り検出
器は、複数の信号線のパラレル信号をシリアル信号に変
換する多重化部と、その多重化信号を換算し、判定を行
うカウント判定部とを備えることにより、従来のものと
は全く異なるものであるが、総合的には従来と同じ出力
が得られている。As described above, the error detector of the present invention includes a multiplexer for converting a parallel signal of a plurality of signal lines into a serial signal and a count judgment for converting the multiplexed signal to make a judgment. Although it is completely different from the conventional one by including the section, the same output as the conventional one is obtained as a whole.
【0012】これにより、本発明によれば、誤り検出す
べき入力線数が比較的多い場合にハ−ドウェア量の小規
模化を実現でき、従来不可能とされていた小スペ−ス内
に実装することができるようになる。As a result, according to the present invention, it is possible to reduce the amount of hardware when the number of input lines to be subjected to error detection is relatively large, and it is possible to achieve a small space which has been impossible in the past. Will be able to implement.
【図1】本発明に係る誤り検出器の一実施例を示す回路
ブロック構成図である。FIG. 1 is a circuit block configuration diagram showing an embodiment of an error detector according to the present invention.
【図2】本発明に係る誤り検出器の動作原理(タイミン
グチャ−ト)を示す図である。FIG. 2 is a diagram showing an operation principle (timing chart) of the error detector according to the present invention.
【図3】従来における誤り検出器の回路ブロック構成図
である。FIG. 3 is a circuit block configuration diagram of a conventional error detector.
1…多重化部 2…カウント判定部 3…多重化パルス発生カウンタ 1 ... Multiplexing unit 2 ... Count determination unit 3 ... Multiplex pulse generation counter
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年7月6日[Submission date] July 6, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図1】 [Figure 1]
【図2】 [Fig. 2]
【図3】 [Figure 3]
Claims (2)
“1”の信号線数が2本以上存在する時に誤りと判定し
て論理“1”を出力し、前記誤り入力を示す信号線数が
1本以下である時に誤りなしと判定して論理“0”を出
力する誤り検出器において、複数の信号線を多重化手段
にて多重化し、多重化後の信号を次段のカウント判定手
段に入力し、前記多重化信号中の論理“1”を前記カウ
ント判定部にて計数し、計数内容が2以上か否かを判定
することにより出力することを特徴とする誤り検出器。1. A signal line indicating the error input when it is judged as an error when there are two or more signal lines of the logic "1" indicating an error input in a plurality of signal lines and the logic "1" is output. In an error detector that determines that there is no error when the number is one or less and outputs a logic "0", a plurality of signal lines are multiplexed by multiplexing means, and the multiplexed signal is subjected to the next stage count determination. An error detector, wherein the error detector is input to the means, counts the logic "1" in the multiplexed signal by the count determination unit, and outputs by determining whether the count content is 2 or more.
ぞれ入力するAND回路と該各AND回路の出力を入力
するOR回路と前記各AND回路に供給する多重化パル
スを発生する多重化パルス発生カウンタとを有し、前記
カウント判定手段は、前記OR回路から出力される論理
“1”をカウントするカウンタと該カウンタの出力を判
定するコンパレ−タとを有することを更に特徴とする請
求項1に記載の誤り検出器。2. The multiplexing means generates an AND circuit for inputting each signal line, an OR circuit for inputting an output of each AND circuit, and a multiplexing pulse for generating a multiplexing pulse to be supplied to each AND circuit. And a counter for counting the logic "1" output from the OR circuit, and a comparator for determining the output of the counter. The error detector described in 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2823491A JPH0514319A (en) | 1991-02-22 | 1991-02-22 | Error detector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2823491A JPH0514319A (en) | 1991-02-22 | 1991-02-22 | Error detector |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0514319A true JPH0514319A (en) | 1993-01-22 |
Family
ID=12242907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2823491A Pending JPH0514319A (en) | 1991-02-22 | 1991-02-22 | Error detector |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0514319A (en) |
-
1991
- 1991-02-22 JP JP2823491A patent/JPH0514319A/en active Pending
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