JPH0514304A - ジツタ抑圧回路 - Google Patents

Abstract

(57)【要約】 【目的】同期伝送網における終端装置から非同期伝送網
にデータを送出する際のジッタ抑圧回路に関し、急激な
ポインタアクションの発生に対しても、充分ジッタを抑
圧することのできるジッタ抑圧回路を実現することを目
的とする。 【構成】書き込みクロック発生部１０と、バッファメモ
リ２０と、受信クロックからオーバヘッドバイト位置の
みマスクし、ビットスタッフを行って前記バッファメモ
リ２０の読み出しクロックを発生する読み出しクロック
発生部３０と、書き込みクロック発生部１０の発生する
書き込みクロックと読み出しクロック発生部３０の発生
する読み出しクロックの位相差を検出し、該位相差に応
じて周期を徐々に変化させたビットスタッフ信号を発生
する位相／ビット変換部４０と、平滑化部５０を備え構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期伝送網における終端
装置から非同期伝送網にデータを送出する際のジッタ抑
圧回路に関する。

【０００２】図４は同期伝送網を説明する図である。図
中の（Ａ）は Synchronous OpticalNetwork（以下ＳＯ
ＮＥＴと称する）の構成例であり、図中の１０１、１０
２は終端装置であり、１０３は分岐／挿入装置、１０４
はクロック源である。同期伝送網では非同期伝送網から
のデータをクロック源１０４の発生するクロックにより
伝送して、再び非同期伝送網に送出するものである。

【０００３】図の送信側の終端装置１０１では非同期伝
送網データをＳＯＮＥＴのフレームフォーマットに適合
した形でマッピング (Synchronize)して、 Synchronous
Payload Envelope （以下データＳＰＥと称する）の形
式に変換し、ポインタの初期値を付加して分岐／挿入装
置１０３に送出する。

【０００４】図５はバイトスタッフを説明する図であ
る。図はＳＯＮＥＴで使用されるフレームフォーマット
の例を示す。ここでは、１行が９０バイトのサブフレー
ムより構成されており、サブフレーム９行で１マルチフ
レーム（これをＳＴＳ−１フレームと称する）を構成し
ている。サブフレームの各行の先頭３バイトがオーバヘ
ッドバイト（図中ＯＨＢと示す）として割り当てられて
おり、さらに図に示すオーバヘッドバイト内のＨ１〜Ｈ
３がポインタとして割り当てられている。

【０００５】このポインタは、データＳＰＥを作成した
終端装置１０１と、分岐／挿入装置１０３の間で位相変
動があっても誤りなくデータの送受ができるようにする
ものであり、この位相変動はデータＳＰＥがＳＴＳ−１
フレーム間を自由に動くことにより吸収することができ
る。

【０００６】すなわち、ポインタはＳＴＳ−１フレーム
内のデータＳＰＥの先頭位置を示しており、分岐／挿入
装置１０３のタイミングで作成されたＳＴＳ−１フレー
ムと終端装置１０１のタイミングで作成されたデータＳ
ＰＥとの相対位相が変動したときは±１バイトづつずつ
変化する。

【０００７】図６はポインタアクションを説明する図で
あり、ポインタ値が＋１された場合をポジティブスタッ
フと称し、その瞬間の１フレームだけ、５図（Ｂ）およ
び６図に示す如く、Ｈ３バイトの次の１バイトだけデー
タＳＰＥがスキップされ、データＳＰＥはそれ以降１バ
イトだけ後にずれる。

【０００８】ポインタ値が−１された場合をネガティブ
スタッフと称し、その瞬間の１フレームだけ、５図
（Ｃ）および６図に示す如く、Ｈ３バイトの位置にもデ
ータＳＰＥが割り付けられ、データＳＰＥはそれ以降１
バイトだけ前進する。

【０００９】以下、ポジティブスタッフ、ネガティブス
タッフをバイトスタッフと総称する。このバイトスタッ
フはＳＯＮＥＴの規格では４フレーム未満の間は行えな
いようになっている。

【００１０】図４（Ａ）において、受信側の終端装置１
０２で、データＳＰＥのみを取り出す場合、ポジティブ
スタッフはＨ３バイト位置の次のバイトのクロックが歯
抜けとなるように指示するものであり、ネガティブスタ
ッフはＨ３バイト位置にクロックを挿入するように指示
するものである。これをマルチフレーム全体としてみる
と図５の（Ｂ）、（Ｃ）の如くなる。

【００１１】このようにして分岐／挿入装置１０３で
は、終端装置１０１からのフレームを解いてポインタ処
理を行い、自分のフレームにポインタをよみかえてデー
タＳＰＥを出力する。

【００１２】このとき、図４（Ｂ）に示すようにクロッ
ク源１０４からの終端装置１０１へのクロック周波数ｆ
と分岐／挿入装置１０３へのクロック周波数ｆ′との偏
差ｆ−ｆ′が存在すると、分岐／挿入装置１０３でのポ
インタアクションは図４（Ｃ）に示すようにその偏差に
応じて行われ、偏差が大きくなるほどポインタアクショ
ンの密度が高くなる。ここでポインタアクションは上側
がポジティブアクション、下側がネガティブアクション
をしめす。

【００１３】このようにして、ポインタアクションが行
われたフレームを受信した終端装置１０２では、図５
（Ａ）に示すようなオーバヘッドバイトのクロック歯抜
けがジッタとして出力されないように、この歯抜け部分
を位相同期発振器（以下ＰＬＬ発振器と称する）により
平滑化し、ジッタを抑圧した形で再び非同期伝送網に出
力する。

【００１４】このように、終端装置１０２で、分岐／装
置装置１０３からのデータからデータＳＰＥのみを取り
出す際、図５の（Ａ）に示すようなオーバヘッドバイト
の周期的なクロックの歯抜けはその周波数が高い（７２
ｋＨｚ）ので、通常のＰＬＬ回路によりジッタ抑圧が可
能であり、充分低いジッタに抑えることができる。

【００１５】

【従来の技術】図７は従来例を説明するブロック図を示
す。図中の１０は受信クロックからオーバヘッドバイト
の位置のクロックをマスクし、且つ受信データの中のバ
イトスタッフ信号により、ポジティブスタッフまたはネ
ガティブスタッフを行い、受信データ中の主信号のみに
対応するクロックを発生する書き込みクロック発生部で
あり、２０は書き込みクロック発生部１０から出力され
るクロックにより、主信号のみを蓄積するバッファメモ
リであり、３０は受信クロックからオーバヘッドバイト
位置のクロックをマスクし、且つビットスタッフ信号に
よりビットスタッフを行ってバッファメモリ２０の読み
出しクロックを発生する読み出しクロック発生部であ
り、６０はバイトスタッフ信号を受けてバイトスタッフ
のクロック（歯抜けまたは挿入クロック）を例えば１０
〜５００フレームに１回１ビットずつ発生するように平
滑化するためのビットスタッフ信号を発生するバイト／
ビット変換部、５０は読み出しクロック発生部３０の出
力するクロックを書き込みクロックとして、バッファメ
モリ２０から読み出されたデータを書き込むと共に、該
オーバヘッドバイト位置のクロック歯抜けの平滑化を行
い非同期伝送網に出力するデータを発生する平滑化部で
ある。

【００１６】図８は従来例を説明する回路図を示す。図
７で説明した書き込みクロック発生部１０として、フレ
ーム同期回路１１、フレームタイミング発生回路１２、
ポインタ処理回路１３、論理積回路（以下ＡＮＤ回路と
称する）１４〜１６、１８、論理和回路（以下ＯＲ回路
と称する）１７より構成し、読み出しクロック発生部３
０として、ＡＮＤ回路３１〜３３、３５、ＯＲ回路３４
より構成し、平滑化部５０はジッタバッファ５１、アナ
ログＰＬＬ回路５２より構成している。

【００１７】上述の構成において、まずフレーム同期回
路１１は同期伝送網のデータの中のフレーム同期信号の
位置を連続クロックに基づいて検出し、フレームタイミ
ング発生回路１２に入力する。

【００１８】フレームタイミング発生回路１２ではオー
バヘッドバイトの各行３バイトをマスクしてクロックを
停止するための信号をＡＮＤ回路１６の一方の端子に入
力し、バイトスタッフに関係するバイトＨ１、Ｈ２の位
置を示す信号をポインタ処理回路１３に伝え、ネガティ
ブスタッフの対象としてクロックが挿入されているバイ
トＨ３の位置を示す信号をＡＮＤ回路１５の一方の入力
端子に入力し、ポジティブスタッフの対象としてクロッ
クが歯抜けとなるバイトＨ３の次の位置を示す信号をＡ
ＮＤ回路１４に入力する。

【００１９】ポインタ処理回路１３では、Ｈ１、Ｈ２バ
イトの信号、同期伝送網のデータおよび連続クロックを
入力として、Ｈ１、Ｈ２バイト中のポインタ値の変化に
基づきポジティブスタッフ信号（図中ＰＳと示す）また
はネガティブスタッフ信号（図中ＮＳと示す）を発生
し、それぞれＡＮＤ回路１４、１５の他方の入力端子に
与えている。

【００２０】これにより、ＡＮＤ回路１４からはポジテ
ィブスタッフの位置のみが「１」となった信号が出力さ
れ、ＯＲ回路１７を経由してＡＮＤ回路１８に入力され
る。また、ＡＮＤ回路１５からはネガティブスタッフの
位置のみが「１」となった信号が出力される。

【００２１】したがって、ＡＮＤ回路１５の出力が反転
されてＡＮＤ回路１６に入力されることにより、ネガテ
ィブスタッフ位置では、オーバヘッドバイトＨ１〜Ｈ３
のクロックを歯抜けにするところであっても、クロック
を挿入するための信号がＡＮＤ回路１６から出力され、
ＯＲ回路１７をとおってＡＮＤ回路１８に反転して送ら
れる。

【００２２】このようにして、ＡＮＤ回路１８からは、
オーバヘッドバイトおよびスタッフ処理がなされた部分
が歯抜けとなったクロックがバッファメモリ２０に入力
され、データＳＰＥのみがバッファメモリ２０に書き込
まれる。

【００２３】一方、バイト／ビット変換部６０はポイン
タ処理回路１３からのポジティブスタッフ信号またはネ
ガティブスタッフ信号を受けて、１ビット抜きまたは１
ビット挿入のビットスタッフ信号を発生し、１ビット抜
きの場合はＡＮＤ回路３１と各先頭の３バイトのクロッ
クマスク信号をうけるＡＮＤ回路３３の出力信号とを入
力とするＯＲ回路３４と、ＯＲ回路３４の出力を反転し
たＡＮＤ回路３５とでバイト−ビット変換部６０で変換
されたビットスタッフ信号位置で図９に示すサブフレー
ム中の＃２５ビット目に対するクロックの１ビット抜き
が指定される。

【００２４】また、１ビット挿入については、ＡＮＤ回
路３２とＡＮＤ回路３３とＯＲ回路３４とＡＮＤ回路３
５とで、図９に示すサブフレーム中の＃２４ビット目に
対するクロックの１ビット挿入が指定され、バッファメ
モリ２０の読み出しクロックおよびジッタバッファ５１
の書き込みクロックとして与えられる。

【００２５】図９はビットスタッフ位置を説明する図で
あり、＃２４ビット目、＃２５ビット目がスタッフの対
象ビットであり、フレームタイミング発生回路１２から
の信号により指定される。

【００２６】ビットスタッフの指定がないときには先頭
の３バイトのクロックマスク信号はそのまま出力される
ことになる。なお、１ビット抜き／１ビット挿入のタイ
ミングはビット−バイト変換部６０で所要のビット数を
等間隔に分割したタイミングに最も近いサブフレームで
発生されるので、そのときのサブフレームの＃２４、＃
２５ビット目がビットスタッフされることになる。

【００２７】このようにして、バイトスタッフにしたが
いバッファメモリ２０に書き込まれた同期伝送網データ
はビットスタッフに変換され平滑化された形で読み出さ
れ、ポインタアクションに起因するジッタも抑圧されて
ジッタバッファ５１に書き込まれる。

【００２８】そして、このジッタバッファ５１ではバッ
ファメモリ２０で平滑化なされなかったオーバヘッドバ
イトについてアナログＰＬＬ回路５２で平滑化してい
る。

【００２９】

【発明が解決しようとする課題】図４で説明した構成に
おいて、従来例のジッタ抑圧回路では、分岐／挿入装置
１０３からのデータからデータＳＰＥだけを取り出すと
き、オーバヘッドバイトの周期的なクロックの歯抜け
は、従来技術によるＰＬＬ回路のジッタ抑圧特性により
平滑化し、低いジッタ量に抑えることができる。

【００３０】しかし、バイト−ビット変換部６０はポイ
ンタアクションの頻度に比例して、ビットスタッフ信号
を出力するので、急激なポインタアクションが連続する
とジッタを発生させてしまうことがある。

【００３１】このビットスタッフ信号の発生周期は初期
周期を４０ｍＳ以上を必要とし、周期の変更も連続クロ
ック速度の１ｐｐｍ以内の偏差内で変更しなければなら
ないことが実験結果より判明している。

【００３２】本発明は同期伝送網において、急激なポイ
ンタアクションの発生に対しても、充分ジッタを抑圧す
ることのできるジッタ抑圧回路を実現しようとする。

【００３３】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は受信データおよ
び受信クロックからオーバヘッド信号に対応する位置の
クロックをマスクし、受信データの中のバイトスタッフ
信号により、ポジティブスタッフ／ネガティブスタッフ
を行い、受信データ中の主信号のみに対応するクロック
を発生する書き込みクロック発生部であり、２０は書き
込みクロック発生部１０から出力されるクロックによ
り、主信号を蓄積するバッファメモリであり、３０は受
信クロックからオーバヘッドバイト位置のみマスクし、
ビットスタッフを行ってバッファメモリ２０の読み出し
クロックを発生する読み出しクロック発生部である。

【００３４】また、４０は書き込みクロック発生部１０
の発生する書き込みクロックと読み出しクロック発生部
３０の発生する読み出しクロックの位相差を検出し、該
位相差に応じたビットスタッフ信号を発生する位相／ビ
ット変換部であり、５０は読み出しクロック発生部３０
の出力するクロックを書き込みクロックとして、バッフ
ァメモリ２０から読み出されたデータを書き込むと共
に、該オーバヘッドバイト位置のクロック歯抜けの平滑
化を行い非同期伝送網に出力するデータを発生する平滑
化部である。

【００３５】

【作用】書き込みクロック発生部１０によりオーバヘッ
ド信号に対応する位置のクロックをマスクし、受信デー
タの中のバイトスタッフ信号により、ポジティブスタッ
フ／ネガティブスタッフを行い、受信データ中の主信号
のみに対応する書き込みクロックを発生し、読み出しク
ロック発生部３０により受信クロックからオーバヘッド
バイト位置のみマスクし、ビットスタッフを行ってバッ
ファメモリ２０の読み出しクロックを発生する。

【００３６】位相／ビット変換部４０は書き込みクロッ
クのタイミングと読み出しクロックのタイミングとの位
相差を検出し、位相差が前以って定めている閾値を超え
た場合には閾値に応じたビットスタッフ信号を発生する
とともに閾値を増減して、ビットスタッフ信号を除々に
可変して発生することにより、急激なポインタアクショ
ンに対してもジッタを抑圧することが可能となる。

【００３７】

【実施例】図２は本発明の実施例の位相／ビット変換部
を説明するブロック図である。図中の２０はバッファメ
モリ、４１は位相比較部、４２はインバータ（以下ＩＮ
Ｖと称する）、４０Ａはポジティブスタッフ制御部、４
０Ｂはネガティブスタッフ制御部であり、ポジティブス
タッフ制御部４０Ａとネガティブスタッフ制御部４０Ｂ
は同一構成をとっている。

【００３８】ポジティブスタッフ制御部４０Ａ、ネガテ
ィブスタッフ制御部４０Ｂは計数部４３Ａ、４３Ｂ、閾
値判定部４４Ａ、４４Ｂ、閾値演算部４５Ａ、４５Ｂ、
分配部４６Ａ、４６Ｂから構成されており、ネガティブ
スタッフ制御部４０Ｂの入力端子には、極性を反転する
ためのＩＮＶ４２が接続されている。

【００３９】図２において、ポジティブスタッフ制御部
４０Ａ、ネガティブスタッフ制御部４０Ｂの動作は同じ
であるので、代表してポジティブスタッフ制御部４０Ａ
で動作の説明を行う。

【００４０】位相比較部４１は、例えば、書き込みタイ
ミングで「１」、読み出しタイミングで「０」となる信
号（ポインタアクションのない場合は「１」と「０」の
数が等しくなるような信号）を出力し、位相のずれの度
合いを計数部４３Ａで計数する。

【００４１】この計数部４３Ａの出力する計数値を１ビ
ットずれを予測した閾値と閾値判定部４４Ａで比較し、
閾値を超えたか否かを判定する。閾値判定部４４Ａが閾
値を超えたと判定した場合には分配部４６Ａよりビット
スタッフ信号を発生することにより、バッファメモリ２
０の位相差が１ビット吸収されるとともに、閾値演算部
４５Ａにより、位相ずれが１ビットずつ増減することを
予測した閾値に変更する。

【００４２】例えば、閾値を超えた場合には、１ビット
ずれを予測した最初の閾値を、閾値演算部４５Ａにより
２ビットずれの予測値に変更する。このように、閾値を
順次増しながら且つビットスタッフ周期を除々に早くし
ながら位相差を吸収してゆくと、予測閾値と位相差が逆
転する状態の位相となり、この時点から予測閾値を順次
減少させ、ビットスタッフ周期が順次遅くなるようにす
る。

【００４３】したがって、ポインタアクションの急激な
発生にたいしてもゆっくりとした変化でビットスタッフ
信号を発生させることができる。図３は本発明の実施例
の位相／ビット変換部を説明する回路図である。

【００４４】図において、バッファメモリ２０の書き込
みクロックのタイミングと読み出しクロックのタイミン
グの位相を比較している位相比較部４１からの出力をＵ
／Ｄカウンタ４３ａに入力し位相差を計数する。この計
数値をラッチ回路４３ｂでラッチして、コンパレータ４
４ａに入力し、演算回路４５ａにより設定された閾値と
比較し、その結果によりＵ／Ｄカウンタ４４ｂの値を１
ずつ増減する。ただしＵ／Ｄカウンタ４４ｂのカウント
値は「０」以下にはならないものとする。

【００４５】このＵ／Ｄカウンタ４４ｂのカウント値を
ｎとすると、このｎを演算カウンタ４５ａに入力し、新
しい閾値を演算しコンパレータ４４ａに入力する。ま
た、同じｎをもとにして、分周回路４６ａで連続クロッ
クからｎ÷２５６の分周を行い、さらに分周回路４６ｂ
で８１９２分周しビットスタッフ信号として出力する。
２５６分周、８１９２分周は使用周波数５１・８Ｍｂｐ
ｓにおいて、ビットスタッフ信号の初期周期を４０ｍＳ
に設定するための分周比である。

【００４６】

【発明の効果】本発明によればバッファメモリへの書き
込みクロックと読み出しクロックのポインタアクション
で発生する位相ずれを検出し、位相差に応じて周期を徐
々に変化させたビットスタッフ信号を発生することによ
り、急激なポインタアクションによるジッタの発生を抑
圧することができる。またバッファメモリに何らかの要
因で位相ずれが生じても自動的に位相回復することがで
きる。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の実施例の位相／ビット変換部を説明
するブロック図

【図３】 本発明の実施例の位相／ビット変換部を説明
する回路図

【図４】 同期伝送網を説明する図

【図５】 バイトスタッフを説明する図

【図６】 ポインタアクションを説明する図

【図７】 従来例を説明するブロック図

【図８】 従来例を説明する回路図

【図９】 ビットスタッフ位置を説明する図

【符号の説明】

１０ 書き込みクロック発生部 １１ フレーム同期回路 １２ フレーム
タイミング発生回路 １３ ポインタ処理回路 １４〜１６、１８、３１〜３３、３５ ＡＮＤ回路 １７、３４ ＯＲ回路 ２０ バッファメモリ ３０ 読み出しクロック発生部 ４０ 位相／ビット変換部 ４０Ａ ポジティブスタッフ制御部 ４０Ｂ ネガテ
ィブスタッフ制御部 ４１ 位相比較部 ４２ ＩＮＶ ４３Ａ、４３Ｂ 計数部 ４３ａ、４４ｂ
Ｕ／Ｄカウンタ ４３ｂ ラッチ回路 ４４Ａ、４４Ｂ
閾値判定部 ４４ａ コンパレータ ４５Ａ、４５Ｂ
閾値演算部 ４５ａ 演算回路 ４６Ａ、４６Ｂ
分配部 ４６ａ、４６ｂ 分周回路 ５０ 平滑化部 ５１ ジッタバッファ ５２ アナログ
ＰＬＬ回路 ６０ バイト／ビット変換部 １０１、１０２ 終端装置 １０３ 分岐／挿入装置 １０４ クロック源

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同期伝送網におけるクロックのジッタ抑
   圧回路であって、受信データおよび受信クロックからオ
   ーバヘッド信号に対応する位置のクロックをマスクし、
   受信データ中のバイトスタッフ信号により、ポジティブ
   スタッフ／ネガティブスタッフを行い、受信データ中の
   主信号のみに対応するクロックを発生する書き込みクロ
   ック発生部（１０）と、 前記書き込みクロック発生部（１０）から出力されるク
   ロックにより、主信号を蓄積するバッファメモリ（２
   ０）と、 受信クロックからオーバヘッドバイト位置のみマスク
   し、ビットスタッフを行って前記バッファメモリ（２
   ０）の読み出しクロックを発生する読み出しクロック発
   生部（３０）と、 前記書き込みクロック発生部（１０）の発生する書き込
   みクロックと前記読み出しクロック発生部（３０）の発
   生する読み出しクロックの位相差を検出し、該位相差に
   応じて周期を徐々に変化させたビットスタッフ信号を発
   生する位相／ビット変換部（４０）と、 前記読み出しクロック発生部（３０）の出力するクロッ
   クを書き込みクロックとして、前記バッファメモリ（２
   ０）から読み出されたデータを書き込むと共に、該オー
   バヘッドバイト位置のクロック歯抜けの平滑化を行い非
   同期伝送網に出力するデータを発生する平滑化部（５
   ０）を備えたことを特徴とするジッタ抑圧回路。
2. 【請求項２】 前記位相／ビット変換部（４０）は、閾
   値判定部（４４Ａ、４４Ｂ）と閾値演算部（４５Ａ、４
   ５Ｂ）を備え、書き込みクロックと読み出しクロックの
   位相差を前記閾値判定部（４４Ａ、４４Ｂ）で検出し、
   閾値に応じたビットスタッフ信号を発生すると同時に、
   前記閾値演算部（４５Ａ、４５Ｂ）で閾値を位相ずれの
   予測値に増減した値を新しい閾値とすることを特徴とす
   る請求項１記載のジッタ抑圧回路。