JPH0513659A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH0513659A
JPH0513659A JP16270291A JP16270291A JPH0513659A JP H0513659 A JPH0513659 A JP H0513659A JP 16270291 A JP16270291 A JP 16270291A JP 16270291 A JP16270291 A JP 16270291A JP H0513659 A JPH0513659 A JP H0513659A
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semiconductor chip
chip
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Yoshihiko Okamoto
好彦 岡本
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 マルチチップ・モジュールの実装密度を向上
させる。 【構成】 金属化合物ガスの雰囲気中、基板１に搭載し
た複数の半導体チップ３の主面上にレーザビームを照射
して金属層を析出させ、この金属層からなる配線７で半
導体チップ３間を電気的に接続するマルチチップ・モジ
ュールの製造方法である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、基板上に複数の半導体チップを
搭載したマルチチップ・モジュールに適用して有効な技
術に関するものである。
【０００２】
【従来の技術】マルチチップ・モジュールは、ＣＰＵ、
ＲＡＭ、ＲＯＭ、ゲートアレイなどの集積回路を半導体
チップ単位で作成し、これらの半導体チップを基板上に
実装することによって、所望のシステムを実現する方式
である。半導体チップを基板上に実装するには、ワイヤ
ボンディング、ＴＡＢ、フリップチップなどの実装方式
が用いられる。また、基板材料には、セラミック、合成
樹脂、半導体ウエハなどが用いられる。
【０００３】「アイ・イー・イー・イー、トランザクシ
ョンズ オン コンポーネンツ、ハイブリッズ、アンド
マニュファクチャリング テクノロジー、１２巻、第
２号、１９８９年６月(IEEE TRANSACTIONS ON COMPONEN
TS,HYBRIDS,AND MANUFACTURING TECHNOLOGY,VOL.12,NO.
2,JUNE 1989)」Ｐ１８５〜Ｐ１９４には、マルチチップ
・モジュールの一例が記載されている。
【０００４】上記文献に記載されたマルチチップ・モジ
ュールは、半導体ウエハからなる基板の主面に半導体チ
ップとほぼ同寸法の複数の孔を設け、各々の孔に埋込ん
だ半導体チップと基板との間を配線で接続することによ
って半導体チップ間を結線している。
【０００５】また、半導体チップと基板との間に配線を
形成するには、あらかじめ基板の孔の周囲および半導体
チップの各々に配線接続用のパッドを設けておき、半導
体チップを孔に埋込んだ後、基板の主面にＡｌなどの導
電膜を堆積し、フォトレジストをマスクに用いてこの導
電膜をパターニングする方法が用いられている。
【０００６】
【発明が解決しようとする課題】前記文献に記載された
マルチチップ・モジュールの結線方式は、半導体チップ
を埋込む孔の周囲の基板に多数の配線接続用パッドを設
ける必要があるため、隣り合った孔同士の間隔を縮小す
ることが困難で、半導体チップを高密度に実装すること
ができないという問題があった。
【０００７】また、大規模ＡＳＩＣ(Application Speci
fic IC) の需要増大に伴い、マルチチップ・モジュール
においても開発期間（ＴＡＴ）の短縮が要求されている
が、前記マルチチップ・モジュールの場合は、品種が変
わる毎にその都度配線用フォトマスクを用意する必要が
あるため、開発期間が長期化するのみならず、製造コス
トも増大するという問題があった。
【０００８】本発明は、上記した問題点に着目してなさ
れたものであり、その目的はマルチチップ・モジュール
の実装密度を向上させる技術を提供することにある。
【０００９】本発明の他の目的は、マルチチップ・モジ
ュールの開発期間を短縮する技術を提供することにあ
る。
【００１０】本発明の他の目的は、マルチチップ・モジ
ュールの製造コストを低減する技術を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
【００１３】本発明は、複数の半導体チップをマルチチ
ップ・モジュールの基板上に搭載した後、金属化合物ガ
スの雰囲気中で前記半導体チップの主面上にレーザビー
ムを照射して前記金属化合物を分解し、前記レーザビー
ムの照射箇所に金属層を析出させることによって前記半
導体チップ間を電気的に接続する方法である。
【００１４】
【作用】上記した手段によれば、半導体チップの主面上
に形成した配線を通じて半導体チップ間を直結するの
で、半導体チップの主面上にボンディングパッドを設け
る必要がなく、その分、半導体チップのサイズを縮小で
きるので、半導体チップの高密度実装を実現することが
できる。
【００１５】上記した手段によれば、基板上に配線や配
線接続用パッドを設ける必要がないので、基板上におけ
る半導体チップの間隔を縮小でき、半導体チップの高密
度実装を実現することができる。
【００１６】上記した手段によれば、半導体チップの主
面上の配線パターンを変更するだけで同一基板上に異な
るシステムを実現することができるので、品種毎に基板
や配線用フォトマスクを製造したり、基板上に半導体チ
ップを搭載したりする工程が不要となる。また、配線の
パターン変更や修正も容易に行うことができる。
【００１７】
【実施例１】第２図は、本発明の一実施例であるマルチ
チップ・モジュールの要部を示す断面図である。
【００１８】このマルチチップ・モジュールの基板１の
主面には、平坦な底面を有する凹溝２が設けられてお
り、この凹溝２内には複数個の半導体チップ３がそれら
の主面の高さを合わせて搭載されている。上記半導体チ
ップ３の主面の高さは、基板１の主面の周辺部の高さに
ほぼ合わせてある。
【００１９】上記基板１の主面の周辺部には、マルチチ
ップ・モジュールの入出力信号用端子および電源用端子
を構成する多数のリード配線４が凹溝２を囲むように設
けられている。基板１は、例えばシリコン単結晶からな
る半導体ウエハ、または上記半導体チップ３よりも大面
積の半導体チップで構成されている。
【００２０】上記基板１に搭載された半導体チップ３の
底面および半導体チップ３の間には、絶縁材５が埋込ま
れている。この絶縁材５は、半導体チップ３と基板１と
の接着や半導体チップ３の位置決めなどを目的としたも
ので、例えばエポキシ樹脂やポリイミド樹脂のような耐
熱性合成樹脂、あるいはガラスのような耐熱性無機材料
など、その熱膨張係数が半導体チップ３および基板１を
構成するシリコンに近い材料で構成されている。
【００２１】上記半導体チップ３の上部には、絶縁膜６
が設けられている。この絶縁膜６は、例えばＣＶＤ法で
堆積した酸化珪素膜からなる。絶縁膜６としては、その
他、ＣＶＤ法で堆積したＰＳＧ(Phospho Silicate Glas
s)膜、ＢＳＧ(Boro SilicateGlass) 膜、ＢＰＳＧ(Boro
Phospho Silicate Glass) 膜、あるいはスピンコート
法で塗布したポリイミド樹脂膜などが用いられる。
【００２２】上記絶縁膜６の上部には、半導体チップ３
間を電気的に接続する配線７が設けられている。この配
線７は、金属化合物ガスの雰囲気中で半導体チップ３の
主面上にエネルギービームを照射し、この金属化合物ガ
スの分解によって生成した金属を照射部に析出させるこ
とによって形成したものである。この配線７の形成方法
については、後で詳細に説明する。
【００２３】上記配線７は、入出力信号用配線と電源用
配線とで構成されており、絶縁膜６および半導体チップ
３の主面にそれぞれ開孔された接続孔８を通じて半導体
チップ３の内部配線と直結されている。また、上記配線
７の一部は、接続孔８を通じて半導体チップ３の内部配
線同士を接続している。
【００２４】さらに、上記配線７は、接続孔８を通じて
基板１の周辺部のリード配線４とも接続されており、こ
のリード配線４と配線７とを通じて外部信号源および外
部電源からマルチチップ・モジュールに信号および電源
が供給される。
【００２５】上記配線７の上部には、半導体チップ３お
よび配線７を保護するためのパッシベーション膜９が設
けられている。このパッシベーション膜９は、例えばＣ
ＶＤ法で堆積した酸化珪素膜またはスピンコート法で塗
布したポリイミド樹脂膜からなる。
【００２６】図３に示すように、本実施例のマルチチッ
プ・モジュールは、上記基板１上に搭載された半導体チ
ップ３を、例えばシングルチップ・マイクロコンピュー
タ、ＲＡＭ、ＲＯＭ、マクロセル（Ａ／Ｄ、Ｄ／Ａな
ど）およびランダムロジックで構成し、これらを配線７
で接続することによって基板１上に所定のシステムを実
現したものである。
【００２７】また、図４に示すように、本実施例のマル
チチップ・モジュールは、所定のシステム機能を有する
シングルチップ・マイクロコンピュータをより大規模な
システムの構成単位（マクロセル）と見做し、これをＲ
ＡＭ、ＲＯＭ、ランダムロジックなどと共に基板１上に
搭載して配線７のパターンを適宜変更することにより、
同一基板１上でシステムの規模を階層的に拡大または縮
小できる構成になっている。
【００２８】このように、本実施例のマルチチップ・モ
ジュールは、基板１上に搭載した半導体チップ３の上部
に絶縁膜６を介して配線７を形成し、この配線７を通じ
て所定の半導体チップ３間を接続しているので、上記配
線７のパターンを変更するだけで同一の基板１上に異な
るシステムを実現することができる。
【００２９】また、製品完成後においても、配線パター
ンの変更や修正を容易に実施することができるので、品
種毎に基板１を設計、製造したり、半導体チップ３を搭
載したりする工程が不要となり、マルチチップ・モジュ
ールの開発期間の短縮および製造コストの低減を実現す
ることができる。
【００３０】また、本実施例のマルチチップ・モジュー
ルは、半導体チップ３の上部に形成した配線７を通じて
半導体チップ３間を直結するので、半導体チップ３の主
面上にボンディングパッドを設ける必要がなく、その
分、半導体チップ３のサイズを縮小できる。これによ
り、半導体チップ３の高密度実装、すなわちシステムの
大規模化を容易に実現することができる。
【００３１】また、本実施例のマルチチップ・モジュー
ルは、基板１上に配線や配線接続用パッドを設ける必要
もないので、基板１上における半導体チップ３同士の間
隔を縮小でき、半導体チップ３の高密度実装、すなわち
システムの大規模化を容易に実現することができる。
【００３２】また、本実施例のマルチチップ・モジュー
ルは、半導体チップ３の内部配線をボンディングパッド
まで引き回す必要がないので、内部配線長を短くでき、
かつ基板１上における半導体チップ３同士の間隔を縮小
できるので、配線遅延が低減され、その分、システムの
高速動作を実現することができる。
【００３３】また、本実施例のマルチチップ・モジュー
ルは、配線７を通じて半導体チップ３の内部配線同士を
接続している。すなわち、配線７の一部は、実質的に半
導体チップ３の内部配線の最上層配線を構成している。
これにより、半導体チップ３の内部配線密度を低減する
ことができるので、配線設計の自由度が向上する。
【００３４】次に、図５を用いて上記配線７の形成に用
いるレーザＣＶＤ装置の構成を説明する。
【００３５】このレーザＣＶＤ装置２０は、処理系と制
御系とからなり、処理系は、上部にレーザ光源２１を設
けた処理室２２を備えている。レーザ光源２１は、例え
ばレーザ出力２００ｍＷ、連続発振高出力のアルゴン
（Ａｒ）レーザ光源であり、室外のレーザ光学系コント
ローラ２３によってその出力などが制御される。また、
処理室２２内は、真空コントローラ２４によって制御さ
れるターボ分子ポンプ２５ａによって所定の真空条件に
設定される。
【００３６】上記処理室２２内の中央には、室外のＸＹ
ステージコントローラ２６およびＸＹステージドライバ
２７によって水平方向に駆動されるＸＹステージ２８が
配置されている。前記マルチチップ・モジュールの基板
１は、自動搬送コントローラ２９によって制御される自
動搬送機構３０によって処理室２２の一端の予備室３１
からシャッタ機構３２を通じてＸＹステージ２８上に搬
送される。
【００３７】上記予備室３１は、ターボ分子ポンプ２５
ｂによって処理室２２とは独立に真空状態を実現できる
構造となっている。また、上記ＸＹステージ２８は、そ
の内部にヒータなどの加熱手段３３が設けられ、基板１
の表面を所定の温度に加熱できる構造になっている。
【００３８】上記処理室２２の上部に配置されたレーザ
光源２１からＸＹステージ２８上に照射されるレーザビ
ームＬＢの光路の途中には、ビーム偏光器３４と対物レ
ンズ３５とからなるビーム偏光集束光学系が設けられて
いる。本実施例では、上記ビーム偏光器３４として、例
えばＡＯモジュレータ（Acoust-Optic Modulator）を用
いている。ビーム偏光器３４は、室外のＡＯスキャンコ
ントローラ３６によって制御される。レーザビームＬＢ
は、上記ビーム偏光集束光学系により、基板１の主面の
任意の位置に指定時間照射される。
【００３９】上記ＸＹステージ２８の斜め上方には、ガ
ス銃コントローラ３７によって制御されるガス銃（反応
ガス供給手段）３８が配置されている。このガス銃３８
は、ＸＹステージ２７上に載置された基板１の主面上に
モリブデンカルボニル（Ｍｏ（ＣＯ)6）のような金属化
合物からなる反応ガスＧｓを供給する。
【００４０】上記各コントローラは、ハードディスクな
どの大容量記憶装置やＣＰＵなどを内蔵した制御用コン
ピュータ３９によって制御される。上記記憶装置には、
品種毎に作成されたチップ間結線情報ファイルが格納さ
れ、制御プログラムによって適宜選択された情報が必要
に応じて各コントローラに転送される。
【００４１】上記制御用コンピュータ３９には、ＣＲＴ
４０、キーボード４１、マウス４２、フロッピーディス
ク４３などの入出力手段が設けられ、これらの入出力手
段を通じてオペレータの指示の入力あるいは処理実行結
果の表示および記録などが行われる。
【００４２】次に、上記マルチチップ・モジュールの製
造方法を説明する。まず、公知のウエハプロセス（ＣＭ
ＯＳプロセス、バイポーラプロセスなど）に従い、半導
体ウエハの主面に前記ＣＰＵ、ＲＡＭ、ＲＯＭ、ゲート
アレイなどの集積回路を形成する。
【００４３】図６は、これらの集積回路を形成した半導
体ウエハの要部平面図である。この半導体ウエハ５０に
は、スクライブラインＳを介して互いに分離された多数
の半導体チップ３が格子状に配置されている。スクライ
ブラインＳ上には、半導体チップ３に接続された多数の
テスト用パッド５１が設けられている。このテスト用パ
ッド５１は、半導体チップ３の最上層配線と同一の導電
膜（例えばＡｌ合金膜）で構成されている。
【００４４】また、上記半導体ウエハ５０には、半導体
チップ３よりも小形のテスト用チップ５２が設けられて
いる。このテスト用チップ５２は、スクライブラインＳ
上に設けられた配線５３を通じて半導体チップ３と接続
されている。この配線５３は、半導体チップ３の最上層
配線および前記テスト用パッド５１と同一の工程で形成
された同一の導電膜で構成されている。
【００４５】上記テスト用チップ５２には、半導体チッ
プ３に形成された集積回路の動作をテストするためのテ
スト回路（テストパターン発生回路、テスト結果解析回
路）が設けられている。このテスト用回路は、ウエハプ
ロセスで集積回路と同時に形成される。
【００４６】上記半導体チップ３の所定の領域には、位
置および高さ検出用のマークＭが設けられている。この
マークＭは、前記テスト用パッド５１および配線５３と
同一の工程で形成された同一の導電膜で構成されてい
る。
【００４７】ウエハプロセスが完了した上記半導体ウエ
ハ５０は、プローブテストによってそれぞれの半導体チ
ップ３の良否が判定される。このプローブテストは、ス
クライブラインＳ上に設けた前記テスト用パッド５１に
プローブを当接して行う。また、テスト用パッド５１を
通じて前記テスト用チップ５２にテスト実行命令を与
え、半導体チップ３の良否をより詳細にテストする。
【００４８】その後、上記半導体ウエハ５０をダイシン
グして半導体チップ３を分離する。
【００４９】このダイシングにより、テスト用パッド５
１およびテスト用チップ５２は、半導体チップ３から切
り離される。なお、半導体チップ３とテスト用チップ５
２とを接続する配線５３やスクライブラインＳ上のテス
ト用パッド５１は、上記ダイシング工程に先立ち、半導
体チップ３の表面のパッシベーション膜をマスクに用い
たエッチングで除去してもよい。
【００５０】このように、本実施例では、半導体ウエハ
５０のスクライブラインＳ上に半導体チップ３に接続さ
れたテスト用パッド５１を設けたので、半導体チップ３
の内部にパッドを設けなくともプローブテストを実施す
ることができ、その分、半導体チップ３のサイズを縮小
することができる。
【００５１】また、本実施例では、半導体ウエハ５０間
にテスト回路を備えたテスト用チップ５２を設け、この
テスト用チップ５２を通じて半導体チップ３の良否を詳
細にテストするので、半導体チップ３の内部にテスト回
路を設ける必要がなくなり、その分、半導体チップ３の
サイズを縮小することができる。
【００５２】次に、上記のようにして得られた半導体チ
ップ３を基板１に搭載する方法を説明する。
【００５３】まず、図７に示すように、基板１の主面を
エッチングして凹溝２を形成した後、この凹溝２の周囲
にリード配線４を形成する。リード配線４は、例えば基
板１の主面にスパッタ法などで堆積したＡｌ、Ｃｕある
いは高融点金属などの導電材料からなる薄膜をフォトリ
ソグラフィ技術でパターニングして形成する。
【００５４】次に、半導体チップ３同士の主面の高さを
合わせるため、図８に示すように、平坦な面を有する基
台５４の上に半導体チップ３の主面を下向きにして載
せ、半導体チップ３間に絶縁材５を充填する。
【００５５】次に、図９に示すように、半導体チップ３
の裏面に基板１を押し付けて半導体チップ３と基板１と
の隙間全体に絶縁材５を充填する。その後、加熱などに
よって上記絶縁材５を硬化させ、半導体チップ３を基板
１の主面上に固定する。
【００５６】次に、上記のようにして基板１に搭載され
た半導体チップ３間に配線７を形成する方法を説明す
る。
【００５７】まず、図１（ａ）に示すように、半導体チ
ップ３の上部に絶縁膜６を堆積した後、この絶縁膜６お
よび半導体チップ３のパッシベーション膜６０を開孔し
て最上層配線６１に達する接続孔８を形成する。なお、
この最上層配線６１は、例えばシリコンおよびＣｕを添
加したＡｌ合金で構成されている。また、最上層配線６
１の下部の層間絶縁膜６２は、例えば酸化珪素膜やＢＰ
ＳＧ膜などで構成されている。
【００５８】上記接続孔８を形成するには、まず、絶縁
膜６の上部に電子線レジストを塗布し、この電子線レジ
ストの所定領域を電子線で露光する。電子線で露光する
領域の座標の指定は、品種毎に作成したチップ間結線情
報ファイルに基づき、半導体チップ３の主面にあらかじ
め形成しておいた前記マークＭを測定しながら行う。
【００５９】このマークＭは、絶縁膜６およびパッシベ
ーション膜６０で覆われているので、電子線描画装置の
ビーム加速電圧は、高い方が有利である（本実施例で
は、例えば５０ｋＶ程度）。
【００６０】半導体チップ３の各々は、主面の高さや相
互の位置を合わせて基板１上に搭載されているが、製造
工程のばらつきによって高さや位置がずれることがあ
る。この場合は、図１０に示すように、それぞれの半導
体チップ（Ｐ，Ｑ…）のマークＭの位置および高さを測
定して設計座標と実際の位置座標 Ｐｉ（ｘ，ｙ，ｚ） Ｐi'（ｘ，ｙ，ｚ） Ｑｉ（ｘ，ｙ，ｚ） Ｑi'（ｘ，ｙ，ｚ） … … （ｉ＝１〜４） につき相関をとり、半導体チップ内の位置はそのマーク
位置に基づいて、また半導体チップ間の位置はそれぞれ
の半導体チップのマーク位置に基づいてそれぞれ線形補
間する。
【００６１】通常、半導体チップ３の面積は、１０mm×
１０mm程度、基板１上における搭載歪みは、 平面位置：±２０μｍ程度 高さ位置、傾き：±２μｍ程度 であるので、露光領域の座標は、上記線形補間で補正す
ることができる。
【００６２】次に、上記電子線レジストを現像してレジ
ストマスクを作成し、このレジストマスクを用いて絶縁
膜６およびパッシベーション膜６０をエッチングして接
続孔８を形成する。
【００６３】なお、上記接続孔８は、集束イオンビーム
を用いて形成することもできる。この場合も、集束イオ
ンビームを照射する領域の座標の指定は、品種毎に作成
したチップ間結線情報ファイルに基づき、マークＭを測
定しながら行う。
【００６４】次に、上記基板１を前記レーザＣＶＤ装置
２０の処理室２２に搬送し、ＸＹステージ２８上に位置
決めする。基板１の位置決めは、基板１に搭載されたそ
れぞれの半導体チップ３のマークＭの位置および高さを
レーザビームＬＢで走査し、ＸＹステージ２８の位置お
よび高さをレーザ測長することで行う。
【００６５】上記位置決めが行われると、真空コントロ
ーラ２４によって制御されるターボ分子ポンプ２５ａが
作動して処理室２２内が１０Ｐａ程度の真空に設定さ
れ、次いでガス銃３８が作動して基板１の表面がＭｏ
（ＣＯ)6からなる反応ガスＧｓの雰囲気で覆われる。続
いて、レーザ光学系コントローラ２３によりレーザ光源
２１が作動し、前記接続孔８の底部に露出した最上層配
線６１の表面にビーム径を直径３μｍ程度に絞ったレー
ザビームＬＢが照射される。
【００６６】すると、レーザビームＬＢのエネルギーに
よってＭｏ（ＣＯ)6が分解し、図１（ｂ）に示すよう
に、接続孔８の底部に露出した最上層配線６１の表面に
Ｍｏが析出する。このＭｏ層７ａは、レーザビームＬＢ
の照射を続けることによって次第に成長し、図１（ｃ）
に示すように、接続孔８の頂部まで成長する。
【００６７】続いて、ＸＹステージ２８が所定の方向に
水平移動され、図１（ｄ）に示すように、その軌跡に沿
って絶縁膜６の表面にＭｏ層７ａが析出し、配線７が形
成される。ＸＹステージ２８の移動は、前記チップ間結
線情報ファイルに基づき、マークＭを測定しながら行
う。
【００６８】このようにして、半導体チップ３間および
半導体チップ３の内部配線同士を配線７で接続した後、
ＸＹステージ２８を３００℃程度に加熱し、配線７を構
成するＭｏ層７ａをアニールしてその抵抗値を下げる。
最後に、配線７の上部にパッシベーション膜９を堆積す
ることにより、前記図２に示すマルチチップ・モジュー
ルが完成する。
【００６９】このように、本実施例では、レーザビーム
ＬＢによるＭｏ（ＣＯ)6の分解反応を利用して半導体チ
ップ３間および半導体チップ３の内部配線同士を結線す
るので、品種毎に配線用フォトマスクを製造する工程が
不要となり、マルチチップ・モジュールの開発期間の短
縮、製造コストの低減を実現することができる。
【００７０】図１１は、上記マルチチップ・モジュール
を封止したマルチチップ・パッケージ７０の一例であ
る。
【００７１】基板１は、パッケージ基板７１のキャビテ
ィ７２内に封止されている。パッケージ基板７１は、例
えばムライトや窒化アルミニウムなどのセラミックで構
成され、その下面には多数のリードピン７３が設けられ
ている。基板１のリード配線４は、ＡｕやＣｕからなる
ボンディングワイヤ７４を介してパッケージ基板７１の
主面のリード配線７５と接続されている。
【００７２】上記リード配線７５は、パッケージ基板７
１の内部配線（図示せず）を通じて前記リードピン７３
と接続されている。すなわち、基板１に搭載された半導
体チップ３は、配線７、リード配線４、ボンディングワ
イヤ７４、リード配線７５およびパッケージ基板７１の
内部配線を通じてリードピン７３と接続されている。
【００７３】上記パッケージ基板７１の主面には、ガラ
スなどの封止材７６を介してキャップ７７が接合されて
いる。このキャップ７７は、例えばムライトや窒化アル
ミニウムなどのセラミックで構成されている。
【００７４】
【実施例２】前記実施例では、レーザビームＬＢによる
Ｍｏ（ＣＯ)6の分解反応を利用して配線７を形成した
が、図１２に示すフローに従って配線７を形成すること
もできる。
【００７５】すなわち、半導体チップ３のパッシベーシ
ョン膜６０およびその上部に堆積した絶縁膜６を開孔し
て最上層配線６１に達する接続孔８を形成した後、スパ
ッタ法などを用いて酸化タンタルまたは酸化タングステ
ンのような金属酸化物からなる薄膜を上記絶縁膜６の上
部に堆積する。
【００７６】次に、基板１を前記レーザＣＶＤ装置２０
の処理室２２に搬送し、ＸＹステージ２８上に位置決め
する。基板１の位置決めは、基板１に搭載されたそれぞ
れの半導体チップ３のマークＭの位置および高さをレー
ザビームＬＢで走査し、ＸＹステージ２８の位置および
高さをレーザ測長することで行う。
【００７７】続いて、ＸＹステージ２８を所定の方向に
移動させながら、上記薄膜にレーザビームＬＢを照射す
る。ＸＹステージ２８の移動は、前記チップ間結線情報
ファイルに基づき、半導体チップ３のマークＭを測定し
ながら行う。
【００７８】次に、上記薄膜を弱アルカリ水溶液などの
エッチング液で処理して非照射箇所の薄膜を除去した
後、絶縁膜６の上部に残った薄膜を水素ガス雰囲気中で
アニールして金属酸化物を還元し、金属層を析出させる
ことによって、半導体チップ３間を接続する配線７を形
成する。
【００７９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００８０】前記実施例１では、金属化合物としてＭｏ
（ＣＯ)6を用いたが、例えばＷ（ＣＯ)6などの金属化合
物を用いることもできる。
【００８１】半導体チップの主面上に形成する配線を多
層配線構造にしてもよい。
【００８２】基板上に半導体チップを搭載する際、あら
かじめ半導体チップとほぼ同寸法の孔を基板に多数設け
ておき、それぞれの孔に半導体チップを一個ずつ埋込ん
でもよい。
【００８３】基板材料には、セラミックや合成樹脂など
を用いることもできる。
【００８４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８５】(1) 本発明によれば、基板上に搭載する半
導体チップの間隔を著しく縮小することができるので、
マルチチップ・モジュールの実装密度を向上させること
ができる。
【００８６】(2) 本発明によれば、半導体チップのサイ
ズを縮小することができるので、マルチチップ・モジュ
ールの実装密度を向上させることができる。
【００８７】(3) 本発明によれば、品種毎に基板やフォ
トマスクを設計、製造したり、基板上に半導体チップを
搭載したりする工程が不要となるので、マルチチップ・
モジュールの開発期間の短縮および製造コストの低減を
実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるマルチチップ・モジュ
ールの結線方法を示す半導体チップの要部断面図であ
る。
【図２】このマルチチップ・モジュールの断面図であ
る。
【図３】このマルチチップ・モジュールのシステム構成
を示す平面図である。
【図４】このマルチチップ・モジュールのシステムの階
層構造を説明する図である。
【図５】このマルチチップ・モジュールの結線に用いる
レーザＣＶＤ装置の要部を示す図である。
【図６】このマルチチップ・モジュールに搭載される半
導体チップを形成した半導体ウエハの要部平面図であ
る。
【図７】このマルチチップ・モジュールの製造方法を示
す断面図である。
【図８】このマルチチップ・モジュールの製造方法を示
す断面図である。
【図９】このマルチチップ・モジュールの製造方法を示
す断面図である。
【図１０】このマルチチップ・モジュールの基板上に搭
載された半導体チップの位置および高さの補正方法を説
明する図である。
【図１１】このマルチチップ・モジュールを封止したマ
ルチチップ・パッケージの断面図である。
【図１２】本発明の他の実施例であるマルチチップ・モ
ジュールの結線方法を示すフロー図である。
【符号の説明】
１ 基板 ２ 凹溝 ３ 半導体チップ ４ リード配線 ５ 絶縁材 ６ 絶縁膜 ７ 配線 ７ａ Ｍｏ層 ８ 接続孔 ９ パッシベーション膜 ２０ レーザＣＶＤ装置 ２１ レーザ光源 ２２ 処理室 ２３ レーザ光学系コントローラ ２４ 真空コントローラ ２５ａ ターボ分子ポンプ ２５ｂ ターボ分子ポンプ ２６ ＸＹステージコントローラ ２７ ＸＹステージドライバ ２８ ＸＹステージ ２９ 自動搬送コントローラ ３０ 自動搬送機構 ３１ 予備室 ３２ シャッタ機構 ３３ 加熱手段 ３４ ビーム偏光器 ３５ 対物レンズ ３６ ＡＯスキャンコントローラ ３７ ガス銃コントローラ ３８ ガス銃（反応ガス供給手段） ３９ 制御用コンピュータ ４０ ＣＲＴ ４１ キーボード ４２ マウス ４３ フロッピーディスク ５０ 半導体ウエハ ５１ テスト用パッド ５２ テスト用チップ ５３ 配線 ５４ 基台 ６０ パッシベーション膜 ６１ 最上層配線 ６２ 層間絶縁膜 ７０ マルチチップ・パッケージ ７１ パッケージ基板 ７２ キャビティ ７３ リードピン ７４ ボンディングワイヤ ７５ リード配線 ７６ 封止材 ７７ キャップ ＬＢ レーザビーム Ｍ マーク Ｓ スクライブライン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップを基板上に搭載した
    後、金属化合物ガスの雰囲気中で前記半導体チップの主
    面上にレーザビームを照射して前記金属化合物を分解
    し、前記レーザビームの照射箇所に金属層を析出させる
    ことによって、前記半導体チップ間を電気的に接続する
    ことを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記金属層を介して同一半導体チップの
    内部配線間を電気的に接続することを特徴とする請求項
    １記載の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記金属化合物は、高融点金属カルボニ
    ルであることを特徴とする請求項１記載の半導体集積回
    路装置の製造方法。
  4. 【請求項４】 半導体ウエハのスクライブライン上に半
    導体チップに接続されたパッドを形成し、ウエハプロセ
    ス完了後、前記パッドにプローブを当接して前記半導体
    チップの良否を判定することを特徴とする請求項１記載
    の半導体集積回路装置の製造方法。
  5. 【請求項５】 半導体ウエハの一部に半導体チップに接
    続されたテスト用チップを形成し、ウエハプロセス完了
    後、前記テスト用チップを通じて前記半導体チップの良
    否を判定することを特徴とする請求項１記載の半導体集
    積回路装置の製造方法。
  6. 【請求項６】 複数の半導体チップを基板上に搭載した
    後、前記半導体チップの上部に金属酸化物からなる薄膜
    を堆積し、次いで前記薄膜の所定箇所にレーザビームを
    照射した後、非照射箇所の前記薄膜をエッチングにより
    除去し、次いで前記半導体チップの上部に残った前記薄
    膜を還元雰囲気中でアニールして金属層を析出させるこ
    とによって、前記半導体チップ間を電気的に接続するこ
    とを特徴とする半導体集積回路装置の製造方法。
JP16270291A 1991-07-03 1991-07-03 半導体集積回路装置の製造方法 Pending JPH0513659A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0729180A3 (en) * 1995-02-24 1998-11-11 AT&T Corp. Packaging multi-chip modules without wirebond interconnection
US6830946B2 (en) 2001-02-01 2004-12-14 Sony Corporation Device transfer method and panel

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