JPH05136458A - 化合物半導体発光素子 - Google Patents
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Abstract
(57)【要約】
【目的】この発明は、ＰＮ接合近傍における内部発光の
均一性を向上し、外部発光が電極において吸収されるこ
となく、発光効率および輝度を向上させる。 【構成】Ｐ型ＧａＡｓ基板10の上にＰ型ＡｌＧａＡｓエ
ピタキシャル成長層11を設け、このＰ型ＡｌＧａＡｓエ
ピタキシャル成長層11の上にＮ型ＡｌＧａＡｓエピタキ
シャル成長層12を設け、このＮ型ＡｌＧａＡｓエピタキ
シャル成長層12上の全面に発光波長に対して５０％以上
の透過率を有するＩｎ2 Ｏ3 層からなる上部透明電極16
を設け、前記Ｐ型ＧａＡｓ基板10の下に下部透明電極18
を設ける。前記Ｎ型ＡｌＧａＡｓエピタキシャル成長層
12の表面の不純物濃度を１×１０19 atoms／ｃｍ3 以下
としている。従って、ＰＮ接合近傍における内部発光の
均一性を向上し、外部発光が電極において吸収されるこ
とがない。
均一性を向上し、外部発光が電極において吸収されるこ
となく、発光効率および輝度を向上させる。 【構成】Ｐ型ＧａＡｓ基板10の上にＰ型ＡｌＧａＡｓエ
ピタキシャル成長層11を設け、このＰ型ＡｌＧａＡｓエ
ピタキシャル成長層11の上にＮ型ＡｌＧａＡｓエピタキ
シャル成長層12を設け、このＮ型ＡｌＧａＡｓエピタキ
シャル成長層12上の全面に発光波長に対して５０％以上
の透過率を有するＩｎ2 Ｏ3 層からなる上部透明電極16
を設け、前記Ｐ型ＧａＡｓ基板10の下に下部透明電極18
を設ける。前記Ｎ型ＡｌＧａＡｓエピタキシャル成長層
12の表面の不純物濃度を１×１０19 atoms／ｃｍ3 以下
としている。従って、ＰＮ接合近傍における内部発光の
均一性を向上し、外部発光が電極において吸収されるこ
とがない。
Description
【０００１】
【産業上の利用分野】この発明は、例えば電光表示板、
センサ光源等に用いられる高輝度、高効率の化合物半導
体発光素子（ＬＥＤ素子）に関する。
センサ光源等に用いられる高輝度、高効率の化合物半導
体発光素子（ＬＥＤ素子）に関する。
【０００２】
【従来の技術】図１は、従来の化合物半導体発光素子を
示すものであり、図１（ａ）はその平面図、図１（ｂ）
はその側面図である。Ｎ型化合物半導体基板１の上には
Ｎ型エピタキシャル成長層２が形成され、このＮ型エピ
タキシャル成長層２の上にはＰ型エピタキシャル成長層
３が形成され、これらのＰ型エピタキシャル成長層３お
よびＮ型エピタキシャル成長層２により、ＰＮ接合が形
成されている。Ｐ型エピタキシャル成長層３の上には図
１（ａ）に示すように、ＰＥＰ（Photo Engraving Proc
ess ）工程によりＰ型電極４がパタ−ニングされる。こ
の後、オ−ミック性を向上させるための熱処理が行わ
れ、前記Ｐ型電極４と導電性ワイヤ−５の一端とが接続
される。この導電性ワイヤ−５の他端は電極端子６に接
続される。前記Ｎ型化合物半導体基板１の下にはＮ型電
極７が形成され、このＮ型電極７は導電性ステム８に接
続される。さらに、これら全体がモ−ルド樹脂９により
覆われている。前記Ｐ型電極４はＡｕ−Ｂｅ合金からな
っており、Ｎ型電極７はＡｕ−Ｇｅ合金からなってい
る。
示すものであり、図１（ａ）はその平面図、図１（ｂ）
はその側面図である。Ｎ型化合物半導体基板１の上には
Ｎ型エピタキシャル成長層２が形成され、このＮ型エピ
タキシャル成長層２の上にはＰ型エピタキシャル成長層
３が形成され、これらのＰ型エピタキシャル成長層３お
よびＮ型エピタキシャル成長層２により、ＰＮ接合が形
成されている。Ｐ型エピタキシャル成長層３の上には図
１（ａ）に示すように、ＰＥＰ（Photo Engraving Proc
ess ）工程によりＰ型電極４がパタ−ニングされる。こ
の後、オ−ミック性を向上させるための熱処理が行わ
れ、前記Ｐ型電極４と導電性ワイヤ−５の一端とが接続
される。この導電性ワイヤ−５の他端は電極端子６に接
続される。前記Ｎ型化合物半導体基板１の下にはＮ型電
極７が形成され、このＮ型電極７は導電性ステム８に接
続される。さらに、これら全体がモ−ルド樹脂９により
覆われている。前記Ｐ型電極４はＡｕ−Ｂｅ合金からな
っており、Ｎ型電極７はＡｕ−Ｇｅ合金からなってい
る。
【０００３】
【発明が解決しようとする課題】ところで、Ａｕ系合金
はＰＮ接合近傍で発生された光の波長に対して吸収体と
なる。このため、Ｐ型電極４は図１（ａ）に示す如くパ
タ−ニングされ、Ｐ型エピタキシャル成長層３のうちＰ
型電極４から露出された面から光が取り出される。この
露出されたＰ型エピタキシャル成長層３の表面にはフロ
スト処理により凹凸が形成されており、光が均一に放射
されるようにしている。
はＰＮ接合近傍で発生された光の波長に対して吸収体と
なる。このため、Ｐ型電極４は図１（ａ）に示す如くパ
タ−ニングされ、Ｐ型エピタキシャル成長層３のうちＰ
型電極４から露出された面から光が取り出される。この
露出されたＰ型エピタキシャル成長層３の表面にはフロ
スト処理により凹凸が形成されており、光が均一に放射
されるようにしている。
【０００４】しかしながら、ＰＮ接合近傍で発生した光
の放射面としてのＰ型エピタキシャル成長層３の表面に
発生波長に対して吸収体となるＰ型電極４を設けている
ため、この電極４の面積により発光効率および輝度が左
右されるという問題を有していた。
の放射面としてのＰ型エピタキシャル成長層３の表面に
発生波長に対して吸収体となるＰ型電極４を設けている
ため、この電極４の面積により発光効率および輝度が左
右されるという問題を有していた。
【０００５】上記の問題を改善するために、Ｐ型電極の
面積を小さくすることが考えられる。しかし、この電極
近傍のキャリア注入条件とその周辺のキャリア注入条件
とが異なるため、ＰＮ接合近傍において発光むらが生じ
たり、電極近傍しか発光しないことがあった。
面積を小さくすることが考えられる。しかし、この電極
近傍のキャリア注入条件とその周辺のキャリア注入条件
とが異なるため、ＰＮ接合近傍において発光むらが生じ
たり、電極近傍しか発光しないことがあった。
【０００６】また、Ｐ型電極の厚さを薄くすることも考
えられる。この場合、Ｐ型エピタキシャル成長層の露出
面積を一定とし、Ｐ型電極４を厚くした場合と同程度の
輝度を得られる範囲で充分な薄膜化を行った。しかし、
この薄膜化した電極は連続膜としての均一性が悪いた
め、電極としての信頼性が低く、実用化できないもので
あった。
えられる。この場合、Ｐ型エピタキシャル成長層の露出
面積を一定とし、Ｐ型電極４を厚くした場合と同程度の
輝度を得られる範囲で充分な薄膜化を行った。しかし、
この薄膜化した電極は連続膜としての均一性が悪いた
め、電極としての信頼性が低く、実用化できないもので
あった。
【０００７】一方、上記従来の半導体発光素子において
は、Ｐ型エピタキシャル成長層３の上にＰ型電極４が形
成された後、オ−ミック性を向上させるための熱処理が
行われる。この際、Ｐ型電極４におけるＡｕ等の重金属
がＰ型エピタキシャル成長層３にド−ピングされ、この
Ｐ型エピタキシャル成長層３に重金属の高濃度拡散領域
が形成される。このため、このエピタキシャル成長層３
において光が吸収され、化合物半導体発光素子の発光効
率および輝度が低下するという問題を有していた。
は、Ｐ型エピタキシャル成長層３の上にＰ型電極４が形
成された後、オ−ミック性を向上させるための熱処理が
行われる。この際、Ｐ型電極４におけるＡｕ等の重金属
がＰ型エピタキシャル成長層３にド−ピングされ、この
Ｐ型エピタキシャル成長層３に重金属の高濃度拡散領域
が形成される。このため、このエピタキシャル成長層３
において光が吸収され、化合物半導体発光素子の発光効
率および輝度が低下するという問題を有していた。
【０００８】この発明は上記のような事情を考慮してな
されたものであり、その目的はＰＮ接合近傍における内
部発光の均一性を向上し、放射光がＰ型電極およびＰ型
エピタキシャル成長層の不純物によって吸収されること
なく、発光効率および輝度を向上することが可能な化合
物半導体発光素子を提供することにある。
されたものであり、その目的はＰＮ接合近傍における内
部発光の均一性を向上し、放射光がＰ型電極およびＰ型
エピタキシャル成長層の不純物によって吸収されること
なく、発光効率および輝度を向上することが可能な化合
物半導体発光素子を提供することにある。
【０００９】
【課題を解決するための手段】この発明は、上記課題を
解決するため、化合物半導体基板の上にエピタキシャル
成長により設けられた第１導電型の第１のエピタキシャ
ル成長層と、前記第１のエピタキシャル成長層の上に設
けられた第２導電型の第２のエピタキシャル成長層と、
前記第２のエピタキシャル成長層の上の全面に設けられ
た発光波長に対して５０％以上の透過率を有する第２導
電型の第１の電極と、前記化合物半導体基板の下に設け
られた第１導電型の第２の電極とを具備することを特徴
としている。また、前記第２のエピタキシャル成長層は
前記第１の電極と接する側の表面の不純物濃度を１×１
０19 atoms／ｃｍ3 以下としたことを特徴としている。
また、前記第１の電極はＩｎ2 Ｏ3 層からなることを特
徴としている。また、前記第１の電極はＳｎ2 Ｏ型の酸
化物からなることを特徴としている。また、前記第１の
電極はポリチアジル（ＳＮ）x 等の高分子系材料からな
ることを特徴としている。
解決するため、化合物半導体基板の上にエピタキシャル
成長により設けられた第１導電型の第１のエピタキシャ
ル成長層と、前記第１のエピタキシャル成長層の上に設
けられた第２導電型の第２のエピタキシャル成長層と、
前記第２のエピタキシャル成長層の上の全面に設けられ
た発光波長に対して５０％以上の透過率を有する第２導
電型の第１の電極と、前記化合物半導体基板の下に設け
られた第１導電型の第２の電極とを具備することを特徴
としている。また、前記第２のエピタキシャル成長層は
前記第１の電極と接する側の表面の不純物濃度を１×１
０19 atoms／ｃｍ3 以下としたことを特徴としている。
また、前記第１の電極はＩｎ2 Ｏ3 層からなることを特
徴としている。また、前記第１の電極はＳｎ2 Ｏ型の酸
化物からなることを特徴としている。また、前記第１の
電極はポリチアジル（ＳＮ）x 等の高分子系材料からな
ることを特徴としている。
【００１０】
【作用】この発明は、第１導電型の第１のエピタキシャ
ル成長層の上に第２導電型の第２のエピタキシャル成長
層を設けている。この第２のエピタキシャル成長層の上
に発光波長に対して５０％以上の透過率を有する第２導
電型の第１の電極を設けているため、この第１の電極に
よる光の吸収を抑制できる。さらに、前記第２のエピタ
キシャル成長層は第１の電極と接する側の表面の不純物
濃度を１×１０19 atoms／ｃｍ3 以下としている。この
ため、第２のエピタキシャル成長層および化合物半導体
基板の不純物による光の吸収が抑制される。また、前記
第１の電極は第２のエピタキシャル成長層上の全面に設
けられているため、第１のエピタキシャル成長層および
第２のエピタキシャル成長層の接合部近傍における内部
発光の均一性が向上する。
ル成長層の上に第２導電型の第２のエピタキシャル成長
層を設けている。この第２のエピタキシャル成長層の上
に発光波長に対して５０％以上の透過率を有する第２導
電型の第１の電極を設けているため、この第１の電極に
よる光の吸収を抑制できる。さらに、前記第２のエピタ
キシャル成長層は第１の電極と接する側の表面の不純物
濃度を１×１０19 atoms／ｃｍ3 以下としている。この
ため、第２のエピタキシャル成長層および化合物半導体
基板の不純物による光の吸収が抑制される。また、前記
第１の電極は第２のエピタキシャル成長層上の全面に設
けられているため、第１のエピタキシャル成長層および
第２のエピタキシャル成長層の接合部近傍における内部
発光の均一性が向上する。
【００１１】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１２】図２（ａ）乃至図２（ｆ）は、ＡｌＧａＡ
ｓ／ＧａＡｓ系の赤外発光素子の製造工程を示すもので
ある。先ず、Ｐ型ＧａＡｓ基板１０には濃度１×１０18
atoms／ｃｍ3 のＳｉ（シリコン）がド−プされる。こ
のＰ型ＧａＡｓ基板１０の上には図２（ｂ）に示すよう
に濃度１×１０18 atoms／ｃｍ3 のＳｉがド−プされた
Ｐ型ＡｌＧａＡｓエピタキシャル成長層１１が形成され
る。このエピタキシャル層１１の厚さは５０〜１００μ
ｍ程度である。このエピタキシャル層１１の上には図２
（ｃ）に示すように濃度５×１０18 atoms／ｃｍ3 のＳ
ｉがド−プされたＮ型ＡｌＧａＡｓエピタキシャル成長
層１２が形成され、このエピタキシャル層１２の厚さは
５０〜１００μｍ程度である。前記エピタキシャル層１
１とエピタキシャル層１２との接合面にＰＮ接合が形成
される。このエピタキシャル層１２の表面上には図２
（ｄ）に示すようにフロスト処理により凹凸１３が形成
される。前記Ｎ型エピタキシャル層１２の上には図２
（ｅ）に示すようにＳｎを濃度３％でド−プした厚さ５
０００オングストロ−ムのＩｎ2 Ｏ3 層１５がスパッタ
リング法により堆積される。このＩｎ2 Ｏ3 層１５によ
り発光波長に対して５０％以上の透過率を有する上部透
明電極１６が形成される。前記Ｐ型ＧａＡｓ基板１０の
下には図２（ｆ）に示すようにＺｎを濃度５％でド−プ
した厚さ１μｍのＩｎ2 Ｏ3 層１７がスパッタリング法
により堆積され、このＩｎ2 Ｏ3 層１７により下部透明
電極１８が形成される。このように構成した発光素子１
９を３００μｍ角のペレット２０状に切断する。
ｓ／ＧａＡｓ系の赤外発光素子の製造工程を示すもので
ある。先ず、Ｐ型ＧａＡｓ基板１０には濃度１×１０18
atoms／ｃｍ3 のＳｉ（シリコン）がド−プされる。こ
のＰ型ＧａＡｓ基板１０の上には図２（ｂ）に示すよう
に濃度１×１０18 atoms／ｃｍ3 のＳｉがド−プされた
Ｐ型ＡｌＧａＡｓエピタキシャル成長層１１が形成され
る。このエピタキシャル層１１の厚さは５０〜１００μ
ｍ程度である。このエピタキシャル層１１の上には図２
（ｃ）に示すように濃度５×１０18 atoms／ｃｍ3 のＳ
ｉがド−プされたＮ型ＡｌＧａＡｓエピタキシャル成長
層１２が形成され、このエピタキシャル層１２の厚さは
５０〜１００μｍ程度である。前記エピタキシャル層１
１とエピタキシャル層１２との接合面にＰＮ接合が形成
される。このエピタキシャル層１２の表面上には図２
（ｄ）に示すようにフロスト処理により凹凸１３が形成
される。前記Ｎ型エピタキシャル層１２の上には図２
（ｅ）に示すようにＳｎを濃度３％でド−プした厚さ５
０００オングストロ−ムのＩｎ2 Ｏ3 層１５がスパッタ
リング法により堆積される。このＩｎ2 Ｏ3 層１５によ
り発光波長に対して５０％以上の透過率を有する上部透
明電極１６が形成される。前記Ｐ型ＧａＡｓ基板１０の
下には図２（ｆ）に示すようにＺｎを濃度５％でド−プ
した厚さ１μｍのＩｎ2 Ｏ3 層１７がスパッタリング法
により堆積され、このＩｎ2 Ｏ3 層１７により下部透明
電極１８が形成される。このように構成した発光素子１
９を３００μｍ角のペレット２０状に切断する。
【００１３】図３（ａ）は、ＡｌＧａＡｓ／ＧａＡｓ系
の赤外発光素子を示す平面図であり、図３（ｂ）は、そ
の側面図である。前記の３００μｍ角のペレット２０状
に切断された発光素子１９における上部透明電極１６に
はＡｕ等からなる導電性ワイヤ２１の一端２２が接続さ
れ、この導電性ワイヤ２１の他端２３は電極端子２４に
接続される。前記発光素子１９における下部透明電極１
８には導電性ステム２５の一端２６が図示せぬ導電性マ
ウント材、例えばＡｇペ−ストによって接続され、発光
素子１９全体が透光性モ−ルド樹脂２９によって覆われ
る。この透光性モ−ルド樹脂２９から前記導電性ステム
２５の他端２７が突出している。
の赤外発光素子を示す平面図であり、図３（ｂ）は、そ
の側面図である。前記の３００μｍ角のペレット２０状
に切断された発光素子１９における上部透明電極１６に
はＡｕ等からなる導電性ワイヤ２１の一端２２が接続さ
れ、この導電性ワイヤ２１の他端２３は電極端子２４に
接続される。前記発光素子１９における下部透明電極１
８には導電性ステム２５の一端２６が図示せぬ導電性マ
ウント材、例えばＡｇペ−ストによって接続され、発光
素子１９全体が透光性モ−ルド樹脂２９によって覆われ
る。この透光性モ−ルド樹脂２９から前記導電性ステム
２５の他端２７が突出している。
【００１４】上記実施例によれば、上部および下部透明
電極１６、１８を発光波長に対して５０％以上の透過率
を有するＩｎ2 Ｏ3 層１５、１７によって形成してい
る。このため、Ｎ型ＡｌＧａＡｓエピタキシャル成長層
１２から放射される光が上部透明電極１６によって殆ど
吸収されることがなく、発光効率および輝度を向上でき
る。また、フロスト処理により、Ｎ型ＡｌＧａＡｓエピ
タキシャル成長層１２の表面上に凹凸１３を形成してい
るため、この凹凸１３により発生された光が乱反射さ
れ、球状分散される。従って、Ｎ型ＡｌＧａＡｓエピタ
キシャル成長層１２から放射される光の均一性を向上で
きる。さらに、上部透明電極１６をＮ型ＡｌＧａＡｓエ
ピタキシャル成長層１２上の全面に設けているため、Ｐ
Ｎ接合近傍における内部発光の均一性を向上できる。ま
た、従来の電極を形成するにはＰＥＰ工程が必要であっ
たが、Ｎ型ＡｌＧａＡｓエピタキシャル成長層１２上の
全面に上部透明電極１６を設けているから、この発明で
は不要となり製造コストを低減できる。
電極１６、１８を発光波長に対して５０％以上の透過率
を有するＩｎ2 Ｏ3 層１５、１７によって形成してい
る。このため、Ｎ型ＡｌＧａＡｓエピタキシャル成長層
１２から放射される光が上部透明電極１６によって殆ど
吸収されることがなく、発光効率および輝度を向上でき
る。また、フロスト処理により、Ｎ型ＡｌＧａＡｓエピ
タキシャル成長層１２の表面上に凹凸１３を形成してい
るため、この凹凸１３により発生された光が乱反射さ
れ、球状分散される。従って、Ｎ型ＡｌＧａＡｓエピタ
キシャル成長層１２から放射される光の均一性を向上で
きる。さらに、上部透明電極１６をＮ型ＡｌＧａＡｓエ
ピタキシャル成長層１２上の全面に設けているため、Ｐ
Ｎ接合近傍における内部発光の均一性を向上できる。ま
た、従来の電極を形成するにはＰＥＰ工程が必要であっ
たが、Ｎ型ＡｌＧａＡｓエピタキシャル成長層１２上の
全面に上部透明電極１６を設けているから、この発明で
は不要となり製造コストを低減できる。
【００１５】尚、上記実施例において、Ｎ型ＡｌＧａＡ
ｓエピタキシャル成長層の上には不純物を添加したＩｎ
2 Ｏ3 層を直接設けたが、先ず不純物を添加しない厚さ
数百オングストロ−ムのＩｎ2 Ｏ3層を堆積し、このＩ
ｎ2 Ｏ3 層の上に濃度５％のＳｎが添加された厚さ５０
００オングストロ−ム程度のＩｎ2 Ｏ3 層を堆積し、こ
の後、温度４００℃で３０分間シンタ−処理を行うこと
により、発光波長に対して５０％以上の透過率を有する
上部透明電極を形成しても良い。
ｓエピタキシャル成長層の上には不純物を添加したＩｎ
2 Ｏ3 層を直接設けたが、先ず不純物を添加しない厚さ
数百オングストロ−ムのＩｎ2 Ｏ3層を堆積し、このＩ
ｎ2 Ｏ3 層の上に濃度５％のＳｎが添加された厚さ５０
００オングストロ−ム程度のＩｎ2 Ｏ3 層を堆積し、こ
の後、温度４００℃で３０分間シンタ−処理を行うこと
により、発光波長に対して５０％以上の透過率を有する
上部透明電極を形成しても良い。
【００１６】このような製造方法によっても前記実施例
と同様の効果を得ることができ、しかも不純物を添加し
ない厚さ数百オングストロ−ムのＩｎ2 Ｏ3 層を堆積さ
せることにより、Ｎ型ＡｌＧａＡｓエピタキシャル成長
層の表面不純物濃度を前記実施例のそれより低くするこ
とができる。
と同様の効果を得ることができ、しかも不純物を添加し
ない厚さ数百オングストロ−ムのＩｎ2 Ｏ3 層を堆積さ
せることにより、Ｎ型ＡｌＧａＡｓエピタキシャル成長
層の表面不純物濃度を前記実施例のそれより低くするこ
とができる。
【００１７】尚、上記実施例により製造された赤外発光
素子の光量および輝度をさらに向上させるには、前記下
部透明電極面にＡｌ（アルミニウム）を蒸着させる工程
または前記ペレット周辺にミラ−を設ける工程を追加す
ると良い。Ａｌを蒸着させると、ＰＮ接合から発した光
がこのＡｌにより反射され、上部透明電極における光量
が増加する。ミラ−を設けると、赤外発光素子の側面に
発した光がミラ−により反射され、赤外発光素子の輝度
が向上される。上記の追加工程における効果は上部透明
電極が発光波長に対して５０％の透過率を有することに
より顕著となる。
素子の光量および輝度をさらに向上させるには、前記下
部透明電極面にＡｌ（アルミニウム）を蒸着させる工程
または前記ペレット周辺にミラ−を設ける工程を追加す
ると良い。Ａｌを蒸着させると、ＰＮ接合から発した光
がこのＡｌにより反射され、上部透明電極における光量
が増加する。ミラ−を設けると、赤外発光素子の側面に
発した光がミラ−により反射され、赤外発光素子の輝度
が向上される。上記の追加工程における効果は上部透明
電極が発光波長に対して５０％の透過率を有することに
より顕著となる。
【００１８】図４は、この発明における上記実施例の効
果を示したものであり、エピタキシャル層上に透明電極
を全面形成および部分形成したＡｌＧａＡｓ／ＧａＡｓ
系の赤外発光素子において、透明電極の透過率と発光効
率との関係を示したものである。前記部分形成とは透明
電極の面積がエピタキシャル層のそれの５０％としたも
のである。図４に示すように、発光波長に対する透過率
が５０％の透明電極を用いた場合、これを部分形成した
場合においても、従来の電極を用いた発光素子と同等の
発光効率が得られ、全面形成した場合は、部分形成した
場合に比べて２００％の発光効率の向上が見られる。
果を示したものであり、エピタキシャル層上に透明電極
を全面形成および部分形成したＡｌＧａＡｓ／ＧａＡｓ
系の赤外発光素子において、透明電極の透過率と発光効
率との関係を示したものである。前記部分形成とは透明
電極の面積がエピタキシャル層のそれの５０％としたも
のである。図４に示すように、発光波長に対する透過率
が５０％の透明電極を用いた場合、これを部分形成した
場合においても、従来の電極を用いた発光素子と同等の
発光効率が得られ、全面形成した場合は、部分形成した
場合に比べて２００％の発光効率の向上が見られる。
【００１９】図５は、ＳＩＭＳ（Secondary Ion Mass S
pectroscopy ）分析により不純物濃度と深さとの関係を
示したものである。ＡｌＧａＡｓ／ＧａＡｓ系の赤外発
光素子の製造工程において、エピタキシャル層の上には
不純物を添加しない厚さ数百オングストロ−ムのＩｎ2
Ｏ3 層が堆積される。このＩｎ2 Ｏ3 層の上に濃度５％
のＳｎが添加された厚さ５０００オングストロ−ム程度
のＩｎ2 Ｏ3 層が堆積される。この後、温度６００℃で
３０分間のシンタ−が行われた発光素子および温度４０
０℃で３０分間のシンタ−が行われた発光素子をそれぞ
れ本発明Ｉおよび本発明IIとする。また、ＡｕＧｅから
形成された電極を用いたＬＥＤを従来例とする。これら
の本発明ＩおよびIIおよび従来例を同時にＳＩＭＳ分析
し、エピタキシャル層の不純物の表面濃度とその深さと
の関係を調べた。この結果、従来の電極およびこの発明
の透明電極の形成条件によって、不純物の表面濃度が異
なることが分かる。本発明ＩおよびIIの不純物濃度は従
来例のそれに比べて低い。特に、本発明IIでは浅い部分
において不純物濃度が１×１０19 atoms／ｃｍ3 以下と
なっている。
pectroscopy ）分析により不純物濃度と深さとの関係を
示したものである。ＡｌＧａＡｓ／ＧａＡｓ系の赤外発
光素子の製造工程において、エピタキシャル層の上には
不純物を添加しない厚さ数百オングストロ−ムのＩｎ2
Ｏ3 層が堆積される。このＩｎ2 Ｏ3 層の上に濃度５％
のＳｎが添加された厚さ５０００オングストロ−ム程度
のＩｎ2 Ｏ3 層が堆積される。この後、温度６００℃で
３０分間のシンタ−が行われた発光素子および温度４０
０℃で３０分間のシンタ−が行われた発光素子をそれぞ
れ本発明Ｉおよび本発明IIとする。また、ＡｕＧｅから
形成された電極を用いたＬＥＤを従来例とする。これら
の本発明ＩおよびIIおよび従来例を同時にＳＩＭＳ分析
し、エピタキシャル層の不純物の表面濃度とその深さと
の関係を調べた。この結果、従来の電極およびこの発明
の透明電極の形成条件によって、不純物の表面濃度が異
なることが分かる。本発明ＩおよびIIの不純物濃度は従
来例のそれに比べて低い。特に、本発明IIでは浅い部分
において不純物濃度が１×１０19 atoms／ｃｍ3 以下と
なっている。
【００２０】図６は、エピタキシャル層の表面不純物濃
度と発光効率との関係を示したものである。これより、
表面不純物濃度が１×１０19 atoms／ｃｍ3 以上になる
と発光効率が低下することが分かる。この発光効率の低
下はエピタキシャル層の表面不純物から生ずる高濃度拡
散層で光が吸収されるためである。
度と発光効率との関係を示したものである。これより、
表面不純物濃度が１×１０19 atoms／ｃｍ3 以上になる
と発光効率が低下することが分かる。この発光効率の低
下はエピタキシャル層の表面不純物から生ずる高濃度拡
散層で光が吸収されるためである。
【００２１】上記のように、ＡｌＧａＡｓ／ＧａＡｓ系
の赤外発光素子は発光波長に対する透過率が５０％以上
の透明電極を全面形成し、エピタキシャル層の表面不純
物濃度を１×１０19 atoms／ｃｍ3 以下とし、Ｐ型Ｇａ
Ａｓ基板はＰ型ＡｌＧａＡｓエピタキシャル成長層と接
する側の表面の不純物濃度を１×１０19 atoms／ｃｍ3
以下とすると、発光効率が大きく向上する。従って、こ
の発明の透明電極の形成条件により、高濃度拡散層によ
る光の吸収を回避でき、発光効率が向上することは明ら
かである。尚、この発明は上記実施例に限定されるもの
ではなく、以下のような変更が可能である。
の赤外発光素子は発光波長に対する透過率が５０％以上
の透明電極を全面形成し、エピタキシャル層の表面不純
物濃度を１×１０19 atoms／ｃｍ3 以下とし、Ｐ型Ｇａ
Ａｓ基板はＰ型ＡｌＧａＡｓエピタキシャル成長層と接
する側の表面の不純物濃度を１×１０19 atoms／ｃｍ3
以下とすると、発光効率が大きく向上する。従って、こ
の発明の透明電極の形成条件により、高濃度拡散層によ
る光の吸収を回避でき、発光効率が向上することは明ら
かである。尚、この発明は上記実施例に限定されるもの
ではなく、以下のような変更が可能である。
【００２２】前記上部透明電極はＳｎが濃度３％でド−
プされているが、この上部透明電極がＮ型ＡｌＧａＡｓ
エピタキシャル成長層とオ−ミック接合を形成するド−
プ材であれば種々変更可能であり、ド−プ濃度３％もド
−プ材により変更しても良い。また、下部透明電極にお
いても同様に変更できる。また、上部透明電極の材料は
Ｉｎ2 Ｏ3 を用いているが、Ｓｎ2 Ｏ型の酸化物または
ポリチアジル等の高分子系材料を用いたものでも良い。
プされているが、この上部透明電極がＮ型ＡｌＧａＡｓ
エピタキシャル成長層とオ−ミック接合を形成するド−
プ材であれば種々変更可能であり、ド−プ濃度３％もド
−プ材により変更しても良い。また、下部透明電極にお
いても同様に変更できる。また、上部透明電極の材料は
Ｉｎ2 Ｏ3 を用いているが、Ｓｎ2 Ｏ型の酸化物または
ポリチアジル等の高分子系材料を用いたものでも良い。
【００２３】また、前記基板およびエピタキシャル成長
層にはＰ型ＧａＡｓ基板およびＰ型、Ｎ型ＡｌＧａＡｓ
エピタキシャル成長層を用いて赤外発光素子を構成して
いるが、以下の組み合わせを用いることも可能である。
層にはＰ型ＧａＡｓ基板およびＰ型、Ｎ型ＡｌＧａＡｓ
エピタキシャル成長層を用いて赤外発光素子を構成して
いるが、以下の組み合わせを用いることも可能である。
【００２４】Ｎ型ＧａＡｓ基板の上にＬＰＥ法（液相エ
ピタキシャル成長法）によりＮ型、Ｐ型ＧａＡｓエピタ
キシャル成長層を順次形成することにより、発光波長が
９４０ｎｍ程度の赤外発光素子を構成できる。
ピタキシャル成長法）によりＮ型、Ｐ型ＧａＡｓエピタ
キシャル成長層を順次形成することにより、発光波長が
９４０ｎｍ程度の赤外発光素子を構成できる。
【００２５】Ｎ型ＧａＡｓ基板の上にＶＰＥ法（気相エ
ピタキシャル成長法）によりＮ型、Ｐ型ＧａＡｓＰエピ
タキシャル成長層を順次形成することにより、発光波長
が６５０ｎｍ程度の赤色発光素子を構成できる。
ピタキシャル成長法）によりＮ型、Ｐ型ＧａＡｓＰエピ
タキシャル成長層を順次形成することにより、発光波長
が６５０ｎｍ程度の赤色発光素子を構成できる。
【００２６】Ｎ型ＧａＰ基板の上にＬＰＥ法によりＮ
型、Ｐ型ＧａＰエピタキシャル成長層を順次形成するこ
とにより、発光波長が７００ｎｍ乃至５５５ｎｍの赤色
乃至緑色発光素子を構成できる。前記Ｎ型、Ｐ型ＧａＰ
エピタキシャル成長層にＺｎ、Ｏをド−パントしたもの
は赤色発光素子を構成し、Ｎをド−パントしたものは黄
色乃至緑色発光素子を構成し、Ｔｅをド−パントしたも
のは緑色発光素子を構成する。
型、Ｐ型ＧａＰエピタキシャル成長層を順次形成するこ
とにより、発光波長が７００ｎｍ乃至５５５ｎｍの赤色
乃至緑色発光素子を構成できる。前記Ｎ型、Ｐ型ＧａＰ
エピタキシャル成長層にＺｎ、Ｏをド−パントしたもの
は赤色発光素子を構成し、Ｎをド−パントしたものは黄
色乃至緑色発光素子を構成し、Ｔｅをド−パントしたも
のは緑色発光素子を構成する。
【００２７】Ｎ型ＧａＰ基板の上にＶＰＥ法によりＮ
型、Ｐ型ＧａＡｓＰエピタキシャル成長層を順次形成す
ることにより、発光波長が６３０ｎｍ乃至５９０ｎｍの
橙色乃至黄色発光素子を構成できる。発光波長はＡｓの
組成比によって異なる。
型、Ｐ型ＧａＡｓＰエピタキシャル成長層を順次形成す
ることにより、発光波長が６３０ｎｍ乃至５９０ｎｍの
橙色乃至黄色発光素子を構成できる。発光波長はＡｓの
組成比によって異なる。
【００２８】Ｎ型ＧａＡｓ基板の上にＬＰＥ法によりＮ
型、Ｐ型ＩｎＧａＡｌＰエピタキシャル成長層およびＰ
型ＧａＡｌＡｓエピタキシャル成長層を順次形成するこ
とにより、発光波長が５６０ｎｍ乃至６２０ｎｍの緑色
乃至橙色発光素子を構成できる。発光波長はＡｌの組成
比によって異なる。
型、Ｐ型ＩｎＧａＡｌＰエピタキシャル成長層およびＰ
型ＧａＡｌＡｓエピタキシャル成長層を順次形成するこ
とにより、発光波長が５６０ｎｍ乃至６２０ｎｍの緑色
乃至橙色発光素子を構成できる。発光波長はＡｌの組成
比によって異なる。
【００２９】Ｎ型ＳｉＣ基板の上にＬＰＥ法によりＮ
型、Ｐ型ＳｉＣエピタキシャル成長層を順次形成するこ
とにより、発光波長が４７０ｎｍ程度の青色発光素子を
構成できる。
型、Ｐ型ＳｉＣエピタキシャル成長層を順次形成するこ
とにより、発光波長が４７０ｎｍ程度の青色発光素子を
構成できる。
【００３０】Ｎ型ＺｎＳｅ基板の上にＬＰＥ法によりＮ
型、Ｐ型ＺｎＳｅエピタキシャル成長層を順次形成する
ことにより、発光波長が４８０ｎｍ程度の青色発光素子
を構成できる。上記各構成において、上部および下部透
明電極は前述した実施例と同様である。
型、Ｐ型ＺｎＳｅエピタキシャル成長層を順次形成する
ことにより、発光波長が４８０ｎｍ程度の青色発光素子
を構成できる。上記各構成において、上部および下部透
明電極は前述した実施例と同様である。
【００３１】
【発明の効果】以上説明したようにこの発明によれば、
第２導電型の第２のエピタキシャル成長層上の全面に発
光波長に対して５０％以上の透過率を有する第２導電型
の第１の電極を設けている。前記第２のエピタキシャル
成長層は前記第１の電極と接する側の表面の不純物濃度
を１×１０19 atoms／ｃｍ3 以下としている。従って、
第１のエピタキシャル成長層および第２のエピタキシャ
ル成長層の接合部近傍における内部発光の均一性を向上
し、放射光が第１の電極および第２のエピタキシャル成
長層の不純物によって吸収されることなく、発光効率お
よび輝度を向上することができる。
第２導電型の第２のエピタキシャル成長層上の全面に発
光波長に対して５０％以上の透過率を有する第２導電型
の第１の電極を設けている。前記第２のエピタキシャル
成長層は前記第１の電極と接する側の表面の不純物濃度
を１×１０19 atoms／ｃｍ3 以下としている。従って、
第１のエピタキシャル成長層および第２のエピタキシャ
ル成長層の接合部近傍における内部発光の均一性を向上
し、放射光が第１の電極および第２のエピタキシャル成
長層の不純物によって吸収されることなく、発光効率お
よび輝度を向上することができる。
【図１】図１（ａ）は、従来の化合物半導体発光素子を
示す平面図、図１（ｂ）はその側面図。
示す平面図、図１（ｂ）はその側面図。
【図２】図２（ａ）乃至図２（ｆ）は、この発明の一実
施例によるＡｌＧａＡｓ／ＧａＡｓ系の赤外発光素子の
製造工程を示す断面図。
施例によるＡｌＧａＡｓ／ＧａＡｓ系の赤外発光素子の
製造工程を示す断面図。
【図３】図３（ａ）は、この発明の一実施例によるＡｌ
ＧａＡｓ／ＧａＡｓ系の赤外発光素子を示す平面図、図
３（ｂ）は、その側面図。
ＧａＡｓ／ＧａＡｓ系の赤外発光素子を示す平面図、図
３（ｂ）は、その側面図。
【図４】透明電極の透過率と発光効率との関係を示した
図。
図。
【図５】ＳＩＭＳ分析により不純物濃度と深さとの関係
を示す図。
を示す図。
【図６】エピタキシャル層の表面不純物濃度と発光効率
との関係を示す図。
との関係を示す図。
10…Ｐ型ＧａＡｓ基板、11…Ｐ型ＡｌＧａＡｓエピタキ
シャル成長層、12…Ｎ型ＡｌＧａＡｓエピタキシャル成
長層、13…凹凸、15…Ｉｎ2 Ｏ3 層、16…上部透明電
極、17…Ｉｎ2 Ｏ3 層、18…下部透明電極、19…発光素
子、20…ペレット、21…導電性ワイヤ、24…電極端子、
25…導電性ステム、29…モ−ルド樹脂
シャル成長層、12…Ｎ型ＡｌＧａＡｓエピタキシャル成
長層、13…凹凸、15…Ｉｎ2 Ｏ3 層、16…上部透明電
極、17…Ｉｎ2 Ｏ3 層、18…下部透明電極、19…発光素
子、20…ペレット、21…導電性ワイヤ、24…電極端子、
25…導電性ステム、29…モ−ルド樹脂
Claims (5)
- 【請求項１】 化合物半導体基板の上にエピタキシャル
成長により設けられた第１導電型の第１のエピタキシャ
ル成長層と、 前記第１のエピタキシャル成長層の上に設けられた第２
導電型の第２のエピタキシャル成長層と、 前記第２のエピタキシャル成長層の上の全面に設けられ
た発光波長に対して５０％以上の透過率を有する第２導
電型の第１の電極と、 前記化合物半導体基板の下に設けられた第１導電型の第
２の電極とを具備することを特徴とする化合物半導体発
光素子。 - 【請求項２】 前記第２のエピタキシャル成長層は前記
第１の電極と接する側の表面の不純物濃度を１×１０19
atoms／ｃｍ3 以下としたことを特徴とする請求項１記
載の化合物半導体発光素子。 - 【請求項３】 前記第１の電極はＩｎ2 Ｏ3 層からなる
ことを特徴とする請求項１記載の化合物半導体発光素
子。 - 【請求項４】 前記第１の電極はＳｎ2 Ｏ型の酸化物か
らなることを特徴とする請求項１記載の化合物半導体発
光素子。 - 【請求項５】 前記第１の電極はポリチアジル（ＳＮ）
x 等の高分子系材料からなることを特徴とする請求項１
記載の化合物半導体発光素子。
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| JP30014491A JP3333219B2 (ja) | 1991-11-15 | 1991-11-15 | 化合物半導体発光素子 |
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| JP30014491A JP3333219B2 (ja) | 1991-11-15 | 1991-11-15 | 化合物半導体発光素子 |
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| JP30014491A Expired - Fee Related JP3333219B2 (ja) | 1991-11-15 | 1991-11-15 | 化合物半導体発光素子 |
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| JP (1) | JP3333219B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102550A (ja) * | 1994-09-30 | 1996-04-16 | Rohm Co Ltd | 半導体発光素子 |
| JP2003524884A (ja) * | 1999-09-10 | 2003-08-19 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | パターニングされた表面を備えた発光ダイオード |
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| JP2008282966A (ja) * | 2007-05-10 | 2008-11-20 | Sony Corp | 半導体素子およびその製造方法 |
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-
1991
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102550A (ja) * | 1994-09-30 | 1996-04-16 | Rohm Co Ltd | 半導体発光素子 |
| US6872649B2 (en) | 1999-04-15 | 2005-03-29 | Sumitomo Electric Industries, Ltd. | Method of manufacturing transparent conductor film and compound semiconductor light-emitting device with the film |
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| JP2003524884A (ja) * | 1999-09-10 | 2003-08-19 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | パターニングされた表面を備えた発光ダイオード |
| JP2010525585A (ja) * | 2007-04-26 | 2010-07-22 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | オプトエレクトロニクス半導体ボディおよびその製造方法 |
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