JPH05128197A - 論理検証装置 - Google Patents
論理検証装置Info
- Publication number
- JPH05128197A JPH05128197A JP3317350A JP31735091A JPH05128197A JP H05128197 A JPH05128197 A JP H05128197A JP 3317350 A JP3317350 A JP 3317350A JP 31735091 A JP31735091 A JP 31735091A JP H05128197 A JPH05128197 A JP H05128197A
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- JP
- Japan
- Prior art keywords
- simulation
- description
- pattern
- function
- logic circuit
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- Pending
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Abstract
(57)【要約】
【目的】 論理回路の設計検証において、動作記述より
全動作を網羅するような時系列なシミュレーションパタ
ンを自動生成し、動作記述のシミュレーション結果と機
能記述のシミュレーション結果の自動比較を行うことに
より、設計ＴＡＴの大幅な削減を図る。 【構成】 パタン生成手段３により、動作記述ａより時
系列なシミュレーションパタンｃを自動生成し、動作記
述入力手段１と機能記述入力手段２と比較シミュレーシ
ョン手段４を用いて動作記述ａの論理シミュレーション
と機能記述ｂの論理シミュレーションを行い、さらに各
々のシミュレーション結果の自動比較を行う。
全動作を網羅するような時系列なシミュレーションパタ
ンを自動生成し、動作記述のシミュレーション結果と機
能記述のシミュレーション結果の自動比較を行うことに
より、設計ＴＡＴの大幅な削減を図る。 【構成】 パタン生成手段３により、動作記述ａより時
系列なシミュレーションパタンｃを自動生成し、動作記
述入力手段１と機能記述入力手段２と比較シミュレーシ
ョン手段４を用いて動作記述ａの論理シミュレーション
と機能記述ｂの論理シミュレーションを行い、さらに各
々のシミュレーション結果の自動比較を行う。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路の設計検証に
関する。
関する。
【０００２】
【従来の技術】近年、ＬＳＩの高度集積化に伴い、設計
期間の長期化が問題となってきており、その中でも論理
設計の検証が大きな割合を占めている。論理設計の検証
において、論理シミュレーションの実働時間というより
も、シミュレーションパタンの作成及び期待値照合に要
する時間が設計期間に大きく影響している。
期間の長期化が問題となってきており、その中でも論理
設計の検証が大きな割合を占めている。論理設計の検証
において、論理シミュレーションの実働時間というより
も、シミュレーションパタンの作成及び期待値照合に要
する時間が設計期間に大きく影響している。
【０００３】対象論理回路を動作レベルと機能レベルの
２つの異なる記述を行いその一致性を検証する場合、従
来波形エディタ等でシミュレーションパタンを作成し、
動作レベルのシミュレーション結果と機能レベルのシミ
ュレーション結果を比較していた。
２つの異なる記述を行いその一致性を検証する場合、従
来波形エディタ等でシミュレーションパタンを作成し、
動作レベルのシミュレーション結果と機能レベルのシミ
ュレーション結果を比較していた。
【０００４】これに関連して「超ＬＳＩ ＣＡＤの基
礎」（１９８３）著・可児賢二 他２名 オーム社 ・４章 論理回路のＣＡＤ ｐｐ．８５−１１９には、
論理設計の流れにおけるハードウェア記述言語と論理シ
ミュレーションについて述べられている。
礎」（１９８３）著・可児賢二 他２名 オーム社 ・４章 論理回路のＣＡＤ ｐｐ．８５−１１９には、
論理設計の流れにおけるハードウェア記述言語と論理シ
ミュレーションについて述べられている。
【０００５】
【発明が解決しようとする課題】上述した従来の論理回
路の設計は、対象論理回路を動作レベルと機能レベルの
２つの異なる記述を行いその一致性を検証する場合、波
形エディタ等でシミュレーションパタンを作成し、動作
レベルのシミュレーション結果と機能レベルのシミュレ
ーション結果を比較していた為、シミュレーションパタ
ン作成に要する時間が論理回路設計のＴＡＴに大きく影
響していた。
路の設計は、対象論理回路を動作レベルと機能レベルの
２つの異なる記述を行いその一致性を検証する場合、波
形エディタ等でシミュレーションパタンを作成し、動作
レベルのシミュレーション結果と機能レベルのシミュレ
ーション結果を比較していた為、シミュレーションパタ
ン作成に要する時間が論理回路設計のＴＡＴに大きく影
響していた。
【０００６】本発明の目的は論理回路の設計検証におい
て動作記述より全動作を網羅するような時系列なシミュ
レーションパタンを自動生成し動作記述のシミュレーシ
ョン結果の自動比較を行なうことにより設計ＴＡＴの大
幅な削減を図る論理検証装置を提供することにある。
て動作記述より全動作を網羅するような時系列なシミュ
レーションパタンを自動生成し動作記述のシミュレーシ
ョン結果の自動比較を行なうことにより設計ＴＡＴの大
幅な削減を図る論理検証装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の論理検証装置
は、動作記述を入力しシミュレーションモデルを作成す
る動作記述入力手段と、機能記述を入力しシミュレーシ
ョンモデルを作成する機能記述入力手段と、前記動作記
述より時系列なシミュレーションパタンを作成するパタ
ン生成手段と、動作記述のシミュレーションと機能記述
のシミュレーションを行い各々のシミュレーション結果
の自動比較を行う比較シミュレーション手段とを備える
ことを特徴とする。
は、動作記述を入力しシミュレーションモデルを作成す
る動作記述入力手段と、機能記述を入力しシミュレーシ
ョンモデルを作成する機能記述入力手段と、前記動作記
述より時系列なシミュレーションパタンを作成するパタ
ン生成手段と、動作記述のシミュレーションと機能記述
のシミュレーションを行い各々のシミュレーション結果
の自動比較を行う比較シミュレーション手段とを備える
ことを特徴とする。
【０００８】
【実施例】図１は、本発明の一実施例のブロック図であ
る。
る。
【０００９】まず、動作記述入力手段１は、対象論理回
路を動作レベルのハードウェア記述言語で表現した動作
記述ａを入力し、比較シミュレーション手段４が入力可
能な形式であるシミュレーションモデルｄを作成する。
路を動作レベルのハードウェア記述言語で表現した動作
記述ａを入力し、比較シミュレーション手段４が入力可
能な形式であるシミュレーションモデルｄを作成する。
【００１０】さらに、機能記述入力手段２は、対象論理
回路を機能レベルのハードウェア記述言語で表現した機
能記述ｂを入力し、比較シミュレーション手段４が入力
可能な形式であるシミュレーションモデルｅを作成す
る。
回路を機能レベルのハードウェア記述言語で表現した機
能記述ｂを入力し、比較シミュレーション手段４が入力
可能な形式であるシミュレーションモデルｅを作成す
る。
【００１１】また、パタン生成手段３は、対象論理回路
を動作レベルのハードウェア記述言語で表現した動作記
述ａを入力し、全動作を網羅するような時系列なシミュ
レーションパタンｃを作成する。
を動作レベルのハードウェア記述言語で表現した動作記
述ａを入力し、全動作を網羅するような時系列なシミュ
レーションパタンｃを作成する。
【００１２】そして、比較シミュレーション手段４は、
シミュレーションパタンｃと動作記述入力手段１が作成
したシミュレーションモデルｄを用いて動作レベルのシ
ミュレーションを行い、さらにシミュレーションパタン
ｃと機能記述入力手段２が作成したシミュレーションモ
デルｅを用いて機能レベルのシミュレーションを行い、
さらに各々のシミュレーション結果の比較を行い、一致
か不一致かの情報である検証結果ｆを出力する。
シミュレーションパタンｃと動作記述入力手段１が作成
したシミュレーションモデルｄを用いて動作レベルのシ
ミュレーションを行い、さらにシミュレーションパタン
ｃと機能記述入力手段２が作成したシミュレーションモ
デルｅを用いて機能レベルのシミュレーションを行い、
さらに各々のシミュレーション結果の比較を行い、一致
か不一致かの情報である検証結果ｆを出力する。
【００１３】図２は、本発明を具体的にイメージ化した
図である。
図である。
【００１４】動作記述５は、対象論理回路を動作レベル
のハードウェア記述言語で表現したイメージ図である。
ｇ１は動作の開始を表現している。ｇ２は動作の条件判
断を表現しており、条件「ＲＮ＝１」が真の場合即ち信
号ＲＮが１の場合次の動作はｇ４に移り、条件「ＲＮ＝
１」が偽の場合即ち信号ＲＮが１以外の場合次の動作は
ｇ３に移ることを表現している。ｇ３は動作の終了を表
現している。ｇ４は組合せ回路の動作を表現しており、
「Ａ＝１」即ち信号Ａに１がセットされることを表現し
ている。ｇ５はレジスタの動作を表現しており、「ＡＲ
＝１」即ち対象論理回路を制御するクロック信号に同期
してレジスタＡＲに１がセットされることを表現してい
る。ｇ６は動作の条件判断を表現しており、条件「ＪＰ
＝１」が真の場合即ち信号ＪＰが１の場合の動作はｇ８
に移り、条件「ＪＰ＝１」が偽の場合即ち信号ＪＰが１
以外の場合次の動作はｇ７に移ることを表現している。
ｇ７は組合せ回路の動作を表現しており、「Ｂ＝１」即
ち信号Ｂに１がセットされることを表現している。ｇ８
は動作の終了を表現している。
のハードウェア記述言語で表現したイメージ図である。
ｇ１は動作の開始を表現している。ｇ２は動作の条件判
断を表現しており、条件「ＲＮ＝１」が真の場合即ち信
号ＲＮが１の場合次の動作はｇ４に移り、条件「ＲＮ＝
１」が偽の場合即ち信号ＲＮが１以外の場合次の動作は
ｇ３に移ることを表現している。ｇ３は動作の終了を表
現している。ｇ４は組合せ回路の動作を表現しており、
「Ａ＝１」即ち信号Ａに１がセットされることを表現し
ている。ｇ５はレジスタの動作を表現しており、「ＡＲ
＝１」即ち対象論理回路を制御するクロック信号に同期
してレジスタＡＲに１がセットされることを表現してい
る。ｇ６は動作の条件判断を表現しており、条件「ＪＰ
＝１」が真の場合即ち信号ＪＰが１の場合の動作はｇ８
に移り、条件「ＪＰ＝１」が偽の場合即ち信号ＪＰが１
以外の場合次の動作はｇ７に移ることを表現している。
ｇ７は組合せ回路の動作を表現しており、「Ｂ＝１」即
ち信号Ｂに１がセットされることを表現している。ｇ８
は動作の終了を表現している。
【００１５】機能記述６は、対象論理回路を機能レベル
のハードウェア記述言語で表現したイメージ図である。
ｈ１はレジスタＡＲの機能を表現しており、即ち「ＲＥ
ＧＡＲ＝１Ｆ ＣＬＫ ＴＨＥＮ ＩＦ ＲＮ ＴＨＥ
Ｎ １ ＥＬＳＥ０ ＥＬＳＥ ＮＯＣ；」は、「レジ
スタＡＲには、クロック信号ＣＬＫが１でかつ信号ＲＮ
が１ならば１がセットされ、クロック信号ＣＬＫが１で
かつ信号ＲＮが０ならば０がセットされ、クロック信号
ＣＬＫが１以外の場合以前の内容を保持する。」という
ことを表現している。ｈ２は信号Ａの機能を表現してお
り、即ち「Ａ＝ＩＦ ＲＮ ＴＨＥＮ １ ＥＬＳＥ
０；」は、「信号Ａには、信号ＲＮが１ならば１がセッ
トされ、信号ＲＮが０ならば０がセットされる。」とい
うことを表現している。ｈ３は信号Ｂの機能を表現して
おり、即ち「Ｂ＝ＩＦＪＰＴＨＥＮ １ ＥＬＳＥ
０；」は、「信号Ｂには、信号ＪＰが１ならば１がセッ
トされ、信号ＪＰが０ならば０がセットされる。」とい
うことを表現している。
のハードウェア記述言語で表現したイメージ図である。
ｈ１はレジスタＡＲの機能を表現しており、即ち「ＲＥ
ＧＡＲ＝１Ｆ ＣＬＫ ＴＨＥＮ ＩＦ ＲＮ ＴＨＥ
Ｎ １ ＥＬＳＥ０ ＥＬＳＥ ＮＯＣ；」は、「レジ
スタＡＲには、クロック信号ＣＬＫが１でかつ信号ＲＮ
が１ならば１がセットされ、クロック信号ＣＬＫが１で
かつ信号ＲＮが０ならば０がセットされ、クロック信号
ＣＬＫが１以外の場合以前の内容を保持する。」という
ことを表現している。ｈ２は信号Ａの機能を表現してお
り、即ち「Ａ＝ＩＦ ＲＮ ＴＨＥＮ １ ＥＬＳＥ
０；」は、「信号Ａには、信号ＲＮが１ならば１がセッ
トされ、信号ＲＮが０ならば０がセットされる。」とい
うことを表現している。ｈ３は信号Ｂの機能を表現して
おり、即ち「Ｂ＝ＩＦＪＰＴＨＥＮ １ ＥＬＳＥ
０；」は、「信号Ｂには、信号ＪＰが１ならば１がセッ
トされ、信号ＪＰが０ならば０がセットされる。」とい
うことを表現している。
【００１６】まず、動作記述入力手段８は、動作記述５
を入力し比較シミュレーション手段１３が入力可能な形
式であるシミュレーションモデル１１を作成する。さら
に、機能記述入力手段９は、機能記述６を入力し比較シ
ミュレーション手段１３が入力可能な形式であるシミュ
レーションモデル１２を作成する。
を入力し比較シミュレーション手段１３が入力可能な形
式であるシミュレーションモデル１１を作成する。さら
に、機能記述入力手段９は、機能記述６を入力し比較シ
ミュレーション手段１３が入力可能な形式であるシミュ
レーションモデル１２を作成する。
【００１７】パタン生成手段７は、まず動作記述５中の
全動作パスを検索する。即ち「ｇ１→ｇ２→ｇ３］，
「ｇ１→ｇ２→ｇ４→ｇ５→ｇ６→ｇ７→ｇ８」，「ｇ
１→ｇ２→ｇ４→ｇ５→ｇ６→ｇ８」の３通りのパスが
得られる。次に各々のパスより時系列なシミュレーショ
ンパタンを作成する。即ち「ｇ１→ｇ２→ｇ３」のパス
より「ｇ２→ｇ３］の動作条件である「ＲＮ＝０」を求
め、シミュレーションパタン１０中の「Ａ： １：ＲＮ
＝０」を作成する。ここで、シミュレーションパタン１
０中の「Ａ： １：ＲＮ＝０」における「Ａ：」はパタ
ンの種類を表現し、「１：ＲＮ＝０」はシミュレーショ
ン時刻１に信号ＲＮに０を与えることを表現している。
同様にして「ｇ１→ｇ２→ｇ４→ｇ５→ｇ６→ｇ７→ｇ
８」のパスよりシミュレーションパタン１０中の「Ｂ：
１：ＲＮ＝１ ２：ＣＬＫ＝０，１，０ ３：ＪＰ＝
０」を作成する。ここで、シミュレーションパタン１０
中の「Ｂ： １：ＲＮ＝１ ２：ＣＬＫ＝０，１，０
３：ＪＰ＝０」における「Ｂ：」はパタンの種類を表現
し、「１：ＲＮ＝１」はシミュレーション時刻１に信号
ＲＮに１を与えることを表現し、「２：ＣＬＫ＝０，
１，０」シミュレーション時刻２にクロック信号ＣＬＫ
を０→１→０と変化させることを表現し、「３：ＪＰ＝
０」はシミュレーション時刻３に信号ＪＰに０を与える
ことを表現している。さらに同様にして「ｇ１→ｇ２→
ｇ４→ｇ５→ｇ６→ｇ８」のパスよりシミュレーション
パタン１０中の「Ｃ： １：ＲＮ＝１ ２：ＣＬＫ＝
０，１，０３：ＪＰ＝１」を作成する。
全動作パスを検索する。即ち「ｇ１→ｇ２→ｇ３］，
「ｇ１→ｇ２→ｇ４→ｇ５→ｇ６→ｇ７→ｇ８」，「ｇ
１→ｇ２→ｇ４→ｇ５→ｇ６→ｇ８」の３通りのパスが
得られる。次に各々のパスより時系列なシミュレーショ
ンパタンを作成する。即ち「ｇ１→ｇ２→ｇ３」のパス
より「ｇ２→ｇ３］の動作条件である「ＲＮ＝０」を求
め、シミュレーションパタン１０中の「Ａ： １：ＲＮ
＝０」を作成する。ここで、シミュレーションパタン１
０中の「Ａ： １：ＲＮ＝０」における「Ａ：」はパタ
ンの種類を表現し、「１：ＲＮ＝０」はシミュレーショ
ン時刻１に信号ＲＮに０を与えることを表現している。
同様にして「ｇ１→ｇ２→ｇ４→ｇ５→ｇ６→ｇ７→ｇ
８」のパスよりシミュレーションパタン１０中の「Ｂ：
１：ＲＮ＝１ ２：ＣＬＫ＝０，１，０ ３：ＪＰ＝
０」を作成する。ここで、シミュレーションパタン１０
中の「Ｂ： １：ＲＮ＝１ ２：ＣＬＫ＝０，１，０
３：ＪＰ＝０」における「Ｂ：」はパタンの種類を表現
し、「１：ＲＮ＝１」はシミュレーション時刻１に信号
ＲＮに１を与えることを表現し、「２：ＣＬＫ＝０，
１，０」シミュレーション時刻２にクロック信号ＣＬＫ
を０→１→０と変化させることを表現し、「３：ＪＰ＝
０」はシミュレーション時刻３に信号ＪＰに０を与える
ことを表現している。さらに同様にして「ｇ１→ｇ２→
ｇ４→ｇ５→ｇ６→ｇ８」のパスよりシミュレーション
パタン１０中の「Ｃ： １：ＲＮ＝１ ２：ＣＬＫ＝
０，１，０３：ＪＰ＝１」を作成する。
【００１８】このようにして、パタン生成手段７は、動
作記述５を入力し全動作を網羅するような時系列なシミ
ュレーションパタン１０を作成する。
作記述５を入力し全動作を網羅するような時系列なシミ
ュレーションパタン１０を作成する。
【００１９】そして、比較シミュレーション手段１３
は、シミュレーションパタン１０と動作記述入力手段８
が作成したシミュレーションモデル１１を入力し動作レ
ベルのシミュレーションを行い、さらにシミュレーショ
ンパタン１０と機能記述入力手段９が作成したシミュレ
ーションモデル１２を入力し機能レベルのシミュレーシ
ョンを行い、さらに各々のシミュレーション結果の比較
を行い、一致か不一致かの情報である検証結果１４を出
力する。
は、シミュレーションパタン１０と動作記述入力手段８
が作成したシミュレーションモデル１１を入力し動作レ
ベルのシミュレーションを行い、さらにシミュレーショ
ンパタン１０と機能記述入力手段９が作成したシミュレ
ーションモデル１２を入力し機能レベルのシミュレーシ
ョンを行い、さらに各々のシミュレーション結果の比較
を行い、一致か不一致かの情報である検証結果１４を出
力する。
【００２０】
【効果】以上説明したように、本発明の論理検証装置
は、パタン生成手段により、動作記述より全動作を網羅
するような時系列なシミュレーションパタンを自動生成
し、動作記述のシミュレーション結果と機能記述のシミ
ュレーション結果の自動比較を行う為、論理回路設計の
ＴＡＴを大幅に削減できるという効果がある。
は、パタン生成手段により、動作記述より全動作を網羅
するような時系列なシミュレーションパタンを自動生成
し、動作記述のシミュレーション結果と機能記述のシミ
ュレーション結果の自動比較を行う為、論理回路設計の
ＴＡＴを大幅に削減できるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明を具体的にイメージ化した図である。
１ 動作記述入力手段 ２ 機能記述入力手段 ３ パタン生成手段 ４ 比較シミュレーション手段 ａ 動作記述 ｂ 機能記述 ｃ シミュレーションパタン ｄ シミュレーションモデル ｅ シミュレーションモデル ｆ 検証結果 ５ 動作記述 ６ 機能記述 ７ パタン生成手段 ８ 動作記述入力手段 ９ 機能記述入力手段 １０ シミュレーションパタン １１ シミュレーションモデル １２ シミュレーションモデル １３ 比較シミュレーション手段 １４ 検証結果 ｇ１ 開始動作記述のイメージ図 ｇ２ 条件判断動作記述のイメージ図 ｇ３ 終了動作記述のイメージ図 ｇ４ 組合せ回路動作記述のイメージ図 ｇ５ レジスタ動作記述のイメージ図 ｇ６ 条件判断動作記述のイメージ図 ｇ７ 組合せ回路動作記述のイメージ図 ｇ８ 終了動作記述のイメージ図 ｈ１ レジスタＡＲの機能記述のイメージ図 ｈ２ 信号Ａの機能記述のイメージ図 ｈ３ 信号Ｂの機能記述のイメージ図
Claims (1)
- 【請求項１】 論理回路の設計において、動作記述を入
力しシミュレーションモデルを作成する動作記述入力手
段と、機能記述を入力しシミュレーションモデルを作成
する機能記述入力手段と、前記動作記述より時系列なシ
ミュレーションパタンを作成するパタン生成手段と、動
作記述のシミュレーションと機能記述のシミュレーショ
ンを行い各々のシミュレーション結果の自動比較を行う
比較シミュレーション手段より構成されることを特徴と
する論理検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317350A JPH05128197A (ja) | 1991-11-06 | 1991-11-06 | 論理検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317350A JPH05128197A (ja) | 1991-11-06 | 1991-11-06 | 論理検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128197A true JPH05128197A (ja) | 1993-05-25 |
Family
ID=18087250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317350A Pending JPH05128197A (ja) | 1991-11-06 | 1991-11-06 | 論理検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128197A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281136B2 (en) | 2000-02-14 | 2007-10-09 | Matsushita Electric Industrial Co., Ltd. | LSI design method and verification method |
-
1991
- 1991-11-06 JP JP3317350A patent/JPH05128197A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281136B2 (en) | 2000-02-14 | 2007-10-09 | Matsushita Electric Industrial Co., Ltd. | LSI design method and verification method |
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