JP2001022808A - 論理回路削減装置ならびに論理シミュレーション方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】大規模回路の論理検証において、検証目的に応
じた論理の削減を行い、高速な論理回路削減装置ならび
に論理シミュレーション方法および装置を提供する。 【解決手段】論理回路１０１から構成される被検証対象
回路を入力する手段と、検証目的に応じた制限情報１０
６を与える制限情報入力手段１０７と、制限情報に基づ
き、入力された被検証対象回路を削減する論理削減手段
１０３を備える。論理シミュレート方法は、この論理回
路削減装置を用いて論理を削減された論理回路の動作を
シミュレートする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理を削減する論
理回路削減装置ならびに論理の検証のための論理シミュ
レーション方法および装置に関するものであり、論理回
路の動作のシミュレーションを高速にシミュレートする
装置を提供するものである。

【０００２】

【従来の技術】従来の論理検証は、被検証対象回路であ
る論理回路に対する論理シミュレータによるシミュレー
ションによって行なわれている。多くの論理シミュレー
ション処理は主にイベントドリブン処理で行なわれてい
る。また、同期回路のクロックサイクルにイベントを限
定した、高速なサイクルベースに基づく論理シミュレー
ション手法も開発され、実用化されている。

【０００３】また、被検証対象回路を、入力テストパタ
ーンの解析により信号値が変化しない部分の論理を削減
することにより、被検証対象回路のシミュレーションを
高速化する方法が開示されている（特開平６−２４３１
９０号）。

【０００４】また、プロセッサ部とプロセッサにより制
御されるハードウェアを持ち、ソフトウェアプログラム
コードとハードウェアが相互に作用を及ぼす動作の検証
方法としては、プロセッサ部を命令レベルシミュレータ
でシミュレートし、論理回路部をクロックサイクルにお
いて実際のチップと同一動作をする（以後、サイクルア
キュレート）シミュレーションモデルから、プロセッサ
からの入出力アクセス毎の動作レベルに変換し、プロセ
ッサ部と変換した論理回路部によりシミュレーションを
行なう方法が開示されている（特開平１０−１８７７８
９号）。

【０００５】

【発明が解決しようとする課題】通常の論理シミュレー
ションでは、非常に大規模な論理回路の場合、論理検証
に膨大な時間がかかる。半導体技術の進歩により１つの
半導体集積回路の中にプロセッサ部、論理回路部、メモ
リがまとめられる現状においては、サイクルベースシミ
ュレータを用いたとしても、膨大な検証が必要であり、
現実的な時間で論理検証を行なうことは難しい。また、
このような大規模回路の検証は、複数の検証パターンに
分割されることが多く、各検証パターンでは論理回路の
一部しか動作しないことが多く、余分なシミュレーショ
ンを行なう結果となる。

【０００６】また、被検証対象回路に与える入力テスト
パターンの解析により、信号値が変化しない部分の論理
を削減することによりシミュレーション対象となる論理
回路の削減を行い、シミュレーションの高速化を図る方
法では、余分なシミュレーションを行なうことはない
が、論理の削減が入力テストパターンに依存しているた
め、そのテストパタン作成は容易ではない。さらに、被
検証対象回路内にメモリやレジスタが存在する場合、シ
ミュレーションの初期において値を設定する。入力テス
トパターン上では、初期設定後にメモリやレジスタの値
を変更しない場合、入力テストパターンに依存した情報
からではメモリやレジスタの削除を行なうことはできな
い。さらに、入力テストパターン全体に依存して論理を
削減するために、入力ベクタの一部で変化して、大部分
で変化しないことが分かっている場合でも論理を削除す
ることができない。

【０００７】プロセッサ部を命令レベルシミュレータで
シミュレートし、論理回路部をプロセッサからの入出力
アクセス毎の動作レベルに変換する方法では、論理回路
部の抽象度が高いために高速シミュレーションが可能で
あるが、クロックサイクルでの検証が行なわれておら
ず、検証精度に問題がある。

【０００８】本発明は、かかる点に鑑みてなされたもの
であり、その目的は、被検証対象論理回路の論理検証の
論理シミュレーションにおいて、検証項目を限定し、そ
の限定情報に基づいて論理を削減し、高速に論理シミュ
レーションを行なうことができる論理回路削減装置およ
び論理シミュレーション装置を提供するものである。

【０００９】また、プロセッサ部と論理回路部を含み、
ソフトウェアプログラムコードとハードウェアが相互に
作用するシステム全体のシミュレーションにおいて、論
理回路部の情報と、ソフトウェアの解析により、検証を
行なうソフトウェアから論理回路部の削減情報を作成
し、論理を削減することにより高速な論理シミュレーシ
ョン装置を提供するものである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、大規模論理回路の論理シミュレーション装置におい
て、本発明は、被検証対象回路に対して検証目的に応じ
た制限情報を与え、与えた制限情報に基づき、被検証対
象回路の論理を削減する論理回路削減装置であり、この
論理削減装置を用いてシミュレートすることにより、論
理シミュレーションの速度を高速化し、検証時間を削減
する論理シミュレーション方法および装置である。

【００１１】請求項１記載の論理回路削減装置は、論理
回路から構成される被検証対象回路を入力する手段と、
検証目的に応じた制限情報を与える制限情報入力手段
と、制限情報に基づき、入力された被検証対象回路を削
減する論理削減手段を備えたものである。

【００１２】請求項１記載の論理回路削減装置によれ
ば、検証目的に応じた制限情報を与え、その制限情報に
基づき論理回路から構成される被検証対象回路を削減す
る方法により、被検証対象回路を入力し、検証目的に応
じた制限情報を入力し、入力した制限情報に基づき、入
力された被検証対象回路を削減することができる。この
ため、高速に論理シミュレーションを行なうことができ
る。

【００１３】請求項２記載の論理シミュレーション方法
は、論理回路から構成される被検証対象回路の動作のシ
ミュレーション装置であって、請求項１記載の論理回路
削減装置を用いて論理を削減された論理回路の動作をシ
ミュレートすることを特徴とするものである。

【００１４】請求項２記載の論理シミュレーション方法
によれば、削減された論理回路の動作をシミュレートす
ることにより、論理シミュレーションを高速化すること
ができる。

【００１５】請求項３記載の論理シミュレーション装置
は、論理回路から構成される被検証対象回路の動作のシ
ミュレーション装置であって、検証目的に応じかつシミ
ュレーション時刻に依存した制限情報を与える制限情報
入力手段と、シミュレーション時刻に依存した制限情報
に基づきシミュレーション時刻を分割するシミュレーシ
ョン時刻分割手段と、分割されたシミュレーション時刻
毎に入力された被検証対象回路を削減する論理回路削減
手段とを備え、削減された論理回路の動作をシミュレー
トすることを特徴とするものである。

【００１６】請求項３記載の論理シミュレーション装置
によれば、検証目的に応じた制限情報の各々にシミュレ
ーション時刻に依存した制限情報を与え、シミュレーシ
ョン時刻に依存した制限情報に基づき、シミュレーショ
ン時刻を分割し、分割されたシミュレーション時刻毎に
被検証対象回路の論理を削減し、論理シミュレートする
方法により、全体の論理シミュレーションを高速化する
ことができる。

【００１７】請求項４記載の論理シミュレーション装置
は、プロセッサ部と、論理回路部とから成る被検証対象
回路の動作の論理シミュレーション装置であって、論理
回路部の制限可能情報を与える可制限情報入力手段と、
プロセッサ部を制御するソフトウェアの命令動作を解析
する手段と、ソフトウェアの命令動作の解析により制限
情報を抽出する制限情報抽出手段と、抽出された制限情
報に基づき被検証対象回路の論理回路部を削減する論理
削減手段とを備え、プロセッサ部の命令動作まで含めて
論理回路部の動作をシミュレートすることを特徴とする
ものである。

【００１８】請求項４記載の論理シミュレーション装置
によれば、プロセッサ部を制御するソフトウェアの命令
動作を解析し、論理回路部に与えることができる制限情
報を入力し、この制限情報とソフトウェアの命令動作の
解析結果から、論理を削減する制限情報を抽出し、抽出
された制限情報に基づき論理を削減する方法により、論
理シミュレーションを高速化することができる。

【００１９】請求項５記載の論理シミュレーション装置
は、プロセッサ部と、論理回路部とから成る被検証対象
回路の動作の論理シミュレーション装置であって、プロ
セッサ部を制御するソフトウェアの検証範囲を指定する
ソフトウェア指定情報入力手段と、論理回路部の制限可
能情報を与える可制限情報入力手段と、ソフトウェア指
定情報入力手段のソフトウェア指定情報と論理回路部の
可制限情報より制限情報を生成し且つプロセッサ部のプ
ログラム命令系列を生成するコンパイラと、抽出された
制限情報に基づき論理回路部を削減する論理削減手段と
を備え、プロセッサ部の命令動作まで含めて論理回路部
の動作をシミュレートすることを特徴とするものであ
る。

【００２０】請求項５記載の論理シミュレーション装置
によれば、検証目的に応じて、プロセッサ部を制御する
ソフトウェアを指定し、論理回路部に与えることができ
る制限情報から、プロセッサ部を制御するプログラム命
令系列を生成するとともに論理回路部の制限情報を生成
し、生成された制限情報に基づき論理を削減する方法に
より、シミュレーションを高速化することができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。

【００２２】（第１の実施の形態）第１の実施の形態で
は、請求項１に係る発明に関して図を用いて説明する。

【００２３】図１は請求項１に係る論理回路削減装置の
構成を示す図である。

【００２４】図１において論理回路の変換装置１００
は、変換する対象の回路１０１を入力する論理回路入力
手段１０２と、論理回路１０１のシミュレーション実行
時の制限情報１０６を入力する制限情報入力手段１０７
と、制限情報１０６に基づいて対象の回路１０１から所
望の検証に不必要な回路を削除する論理削減手段１０３
と、不必要な回路を削除して得られた変換後の論理回路
１０５を出力する論理回路出力手段１０４を備えてい
る。

【００２５】次に、例を用いて第１の実施の形態に係る
論理回路削減の方法を具体的に説明する。図２は論理回
路の削減の対象となるハードウェア記述言語を用いて記
述された論理回路の記述の例である。

【００２６】図３は図２の論理回路に対してシミュレー
ション時の使用方法について与える制限情報の一例であ
る。

【００２７】図３において３００は制限を加える信号
名、３０１は加える制限の種類、３０２は信号を固定し
て用いる場合の信号値である。

【００２８】論理回路に加える制限の種類３０１におい
て、"fix" は信号値を固定して用いることを示してい
る。

【００２９】この制限は、必要とする検証を行なう期間
内には値を固定して用いる場合等に使用することができ
る。

【００３０】また、"ignore"はシミュレーション時に値
を参照する必要のない信号であることを示しており、必
要とする検証において、値を観測する必要がない信号が
ある場合などに用いることができる。

【００３１】図４は図２の論理回路を、図３の制限情報
に基づき第１の実施の形態での論理回路削減装置を使用
した結果作成される論理回路の記述の例である。

【００３２】図２３は第１の実施の形態に係るハードウ
ェアの構成図の一例を示しており、図２３において、２
３０１は処理されたあらゆる情報をみるためのディスプ
レイ装置、２３０２は設計者があらゆる情報や処理命令
を入力するためのキーボード、２３０３はあらゆる処理
を行う中央演算処理装置、２３０４は各情報を格納する
記憶装置である。

【００３３】図２４は論理削減手段１０３で実行する論
理の削減方法を示す図である。図２４において、２４０
１は制限情報１０６に処理していない項目が存在するか
どうかを判定する処理、２４０２は制限情報１０６から
未処理の制限情報を選択する処理、２４０３は選択した
制限情報により指定される信号を含む被代入項または式
の中に未処理のものが存在するかどうかを判定する処
理、２４０４は選択した制限情報により指定される信号
を含む被代入項または式を選択する処理、２４０５は２
４０４で選択した式を２４０２で選択した制限情報を用
いて論理の圧縮を行なう処理、２４０６は２４０５で論
理圧縮された式または２４０４で選択した被代入項を含
む文を圧縮または削除する処理である。

【００３４】２４０５の式の圧縮処理では、制限情報が
信号の固定である場合に、選択した式中の指定信号を定
数に置き換え、演算規則に従い論理を圧縮する。

【００３５】２４０６の文の圧縮または削除処理では、
条件式が固定値となった条件文の圧縮、被代入項の信号
が固定する信号または観測する必要がない信号に指定さ
れている場合の代入文の削除、文を削除することより内
容のなくなった複文の削除を行なう。

【００３６】次に、実際に図２４の方法に従い、図２の
論理回路の記述を図３の制限情報を用いて圧縮する手順
について説明する。

【００３７】図２の論理回路に対して図３の制限情報が
与えられた場合、まず最初の制限情報３０３に注目す
る。

【００３８】制限情報３０３はレジスタ変数"mode"を定
数に固定する指定であるため、図２からレジスタ変数"m
ode"を含む式を検索し、選択した式に含まれる変数"mod
e"を定数に置き換え、論理を圧縮する。

【００３９】また、信号を固定する変数が代入文の左辺
に存在する場合、その文を削除する。

【００４０】具体的には図２での３０行から３７行に対
しては、各代入文の右辺の式に変数"mode"が含まれるた
め、これを固定値（１６進数の"fa"）に置き換え、式を
論理圧縮することにより、図４の２１行から２４行のよ
うに圧縮され、図２での２０行と２３行に対しては各代
入文の被代入項が値を固定する信号であるため、その代
入文を削除し、これによりif文とalways文の内容がなく
なるためこれらも削除し結局１８行から２５行の文が削
除される。

【００４１】次に、第２の制限情報３０４に注目し、変
数"re"が含まれる式を圧縮する。

【００４２】さらに、第３の制限情報３０５に注目す
る。

【００４３】制限情報３０５は変数"sigovf"を観測しな
いという指定であるため、"sigovf"の値をシミュレーシ
ョン中に求める必要はない。

【００４４】このため、図２の４１行の"sigovf"を被代
入項に持つ代入文を削除する。

【００４５】以上の処理により、論理回路図２の記述は
図４に変換される。

【００４６】なお、ここでは入力とする論理回路とし
て、Verilog-HDLで書かれたRTレベルの記述を用いた例
を用いたが、VHDLやその他の記述言語、また動作レベル
やゲートレベルの記述に対しても同様に不要部分の削除
を行なえることは言うまでもない。

【００４７】以上のように、本発明の第１の実施の形態
によれば、請求項１に係る発明である論理回路削減装置
によって、シミュレーションの対象となる論理回路か
ら、目的とする検証に不必要な部分を削除することによ
り、高速なシミュレーションが可能で、回路規模の小さ
いシミュレーションモデルの記述を得ることができる。

【００４８】（第２の実施の形態）第２の実施の形態で
は、請求項２、３に係る発明に関して図を用いて説明す
る。図５は請求項２、３に係るシミュレータの構成を示
す図である。

【００４９】図５において論理回路のシミュレータ５０
０は、被検証対象回路５０１を入力する論理回路入力手
段５０２と、論理回路に対するミュレーション実行時の
制限情報５０７を入力する制限情報入力手段５０８と、
静的な制限情報５０７に基づいて対象回路から所望の検
証に不必要な回路をシミュレーション開始前に削除する
第１の論理削減手段５０３と、動的な制限情報に基づい
てシミュレーション時刻を分割するシミュレーション時
刻分割手段５０９と、分割されたシミュレーション時刻
毎に被検証対象回路（論理削減後の論理回路５０４）か
ら不要部分を削除してシミュレーションモデルを作成す
る第２の論理回路削減手段５０５と、作成されたシミュ
レーションモデルを用いてシミュレーションを行なうシ
ミュレーション手段５０６を備えている。

【００５０】次に、例を用いて第２の実施の形態に係る
シミュレータを具体的に説明する。

【００５１】図６はシミュレーション対象となる論理回
路により構成されるシステムモデルの最上位階層を表す
記述の一部である。

【００５２】ただし、図６において、モジュール"filte
r"は、図２の記述で表された論理回路である。

【００５３】図７は図６のシステムモデルに対してシミ
ュレーション時の使用方法について与える制限情報の一
例である。

【００５４】図７において７００は制限を加える信号ま
たはモジュール名である。

【００５５】７０１は加える制限の種類であり、"fix"
は信号値を固定して用いることを示し、"ignore"はシミ
ュレーション時に値を参照する必要のない信号であるこ
とを示し、"remove"はモジュールインスタンスを取り除
くことを示している。

【００５６】７０２は信号を固定して用いる場合の信号
値であり、"hold"は信号値を固定する時刻に設定されて
いる値に固定することを示している。

【００５７】７０３は制限を加えるシミュレーション時
刻を設定する条件、７０４は制限を解除するシミュレー
ション時刻を設定する条件であり、"initial"はシミュ
レーション開始前に制限を加えることを示し、"#1000"
はシミュレーション時刻"1000"に制限を加えることを示
し、"posedge system.mode"、"negedge system.mode"は
それぞれ信号"mode"の値が１または０に変化した時点で
制限の設定、解除を行なうことを示している。

【００５８】図２５は、図５の５０５で実行する論理回
路削減方法を示す図である。

【００５９】図２５において、２５０１は時刻分割手段
５０９により分割された時刻に加える制限の中に未処理
のものが存在するかを判定する処理、２５０２は制限情
報５０７から処理を行なう制限を選択する処理、２５０
３は選択した制限を用いてインスタンス内の論理回路を
圧縮する処理、２５０４は選択した制限に従いインスタ
ンスを削除する処理、２５０５は削除したインスタンス
の出力ポートに接続していた信号線をインスタンスを削
除した時点での値に設定する処理、２５０６は時刻分割
手段５０９により分割された時刻に解除する制限の中に
未処理のものが存在するかを判定する処理、２５０７は
解除する制限を選択する処理、２５０８は選択した制限
を用いて加えていた変更を元の状態に戻す処理である。

【００６０】ただし、２５０３の論理回路を圧縮する処
理では第１の実施の形態で示した図２４に従い、論理の
圧縮を行なう。

【００６１】図２３は第２の実施の形態に係るハードウ
ェアの構成図の一例を示しており、図２３において、２
３０１は処理されたあらゆる情報をみるためのディスプ
レイ装置、２３０２は設計者があらゆる情報や処理命令
を入力するためのキーボード、２３０３はあらゆる処理
を行う中央演算処理装置、２３０４は各情報を格納する
記憶装置である。

【００６２】第２の実施の形態に係るシミュレータで
は、被検証対象回路（図６）と制限情報（図７）が与え
られると、制限情報（図７）の中から、シミュレーショ
ン開始前に処理可能な静的な制限情報を選び出し、第１
の論理削減手段５０３により、第１の実施の形態と同様
に回路を削減する。

【００６３】図７の例では、７０３に"initial"の設定
がされ、７０４には何も設定されていない項目が選び出
され、インスタンス"system.filter1"に対応するモジュ
ールは図４のように変換され、インスタンス"system.fi
lter2"に対応するモジュールは図８のように変換され
る。

【００６４】次に、第１の論理削減手段５０３により作
成されたシミュレーションモデルを用いて、シミュレー
ション手段５０６によりシミュレーションを行なう。

【００６５】この時、第２の実施の形態に係るシミュレ
ータでは、シミュレーション時刻分割手段５０９によ
り、シミュレーションの実行時に制限情報に指定された
条件７０３または７０４が成立していないかを観測し、
成立している場合、第２の論理回路削減手段５０５によ
り、被シミュレーション対象のモデルを動的な制限情報
に基づいて図２５のように変換する。

【００６６】図７の例では、４行と７行が動的な制限情
報に相当する。

【００６７】まず、シミュレーションが図７の第４行の
制限を加えるシミュレーション時刻を設定する条件であ
る時刻１０００に達し、この時の変数"system.filter2.
mode"の値が8'hfaであるとすると、第２の論理回路削減
手段５０５はインスタンス"system.filter2"に対応する
モジュールの記述（図８）の変数"mode"を8'hfaに固定
して第１の実施の形態と同様に論理を削減し、図４のよ
うに変換する。

【００６８】そして、シミュレーション手段５０６は、
インスタンス"system.filter2"に対応するモデルとして
図８の代わりに図４を用いてシミュレーションを続行す
る。

【００６９】次に、信号sys.modeの値が０から１に変化
した場合、図７の第７行の制限に対し、制限を加えるシ
ミュレーション時刻を設定する条件が成り立つため、制
限情報に基づきシミュレーション対象（図６）からイン
スタンス"system.filter2"を取り除いたモデル（図９）
を作成し、図６の代わりに図９を用いてシミュレーショ
ンを続行する。

【００７０】ただし、この時削除したインスタンスの出
力値については、削除時の値を保持するように設定して
いる。

【００７１】さらに、信号sys.modeの値が１から０に変
化した場合、図７の第７行の制限に対し、制限を解除す
るシミュレーション時刻を設定する条件が成り立ち、実
行中のシミュレーション対象を図９から図６に戻してシ
ミュレーションを継続する。

【００７２】ただし、この時戻されるインスタンス"sys
tem.filter2"の内部状態は、削除時の値を用いる。

【００７３】なお、第２の実施の形態では制限を加える
シミュレーション時刻の設定を制限情報としてシミュレ
ーション開始前に与えているが、論理回路のシミュレー
タにユーザインタフェースを付加して、シミュレーショ
ン途中に与えることも可能である。

【００７４】以上のように、本発明の第２の実施の形態
によれば、請求項２、３に係る発明である論理回路のシ
ミュレーション方法により、シミュレーションの対象と
なる論理回路から、目的とする検証に一定の期間不必要
になる部分を、特定期間削除することにより、目的とす
る検証に必要なシミュレーションを高速に行なうことが
可能となる。

【００７５】（第３の実施の形態）第３の実施の形態で
は、請求項４にかかる発明について図を用いて説明す
る。

【００７６】図１０は請求項４に係る論理シミュレーシ
ョン手段の論理回路制限情報を抽出する手段の概略概念
図である。

【００７７】図１０において１００１は解析対象のソフ
トウェア命令系列であるマシン語である。１０１１は論
理回路に与えることができる制限情報である論理回路部
可制限情報であり、１０１２は可制限情報を入力する可
制限情報入力手段である。１００２は可制限情報入力手
段１０１２からの情報より、論理回路の制限情報１０６
を抽出する制限情報抽出手段である。

【００７８】図２３は第３の実施の形態に係るハードウ
ェアの構成図の一例を示しており、図２３において、２
３０１は処理されたあらゆる情報をみるためのディスプ
レイ装置、２３０２は設計者があらゆる情報や処理命令
を入力するためのキーボード、２３０３はあらゆる処理
を行う中央演算処理装置、２３０４は各情報を格納する
記憶装置である。

【００７９】次に、例を用いて第３の実施の形態の論理
シミュレーション手段を具体的に説明する。図１１はシ
ミュレートされるプロセッサの命令セットの一例であ
る。命令ＬＤはアドレスにより指定されるメモリ領域の
データからレジスタＡまたはレジスタＢにデータを転送
するデータ転送命令である。命令ＳＴはレジスタＡまた
はレジスタＢからアドレスにより指定されるメモリ領域
にデータを転送するデータ転送命令である。命令ＭＯＶ
はソースで指定されるレジスタＡもしくはレジスタＢま
たは定数値をデスティネーションで指定されるレジスタ
ＡもしくはレジスタＢまたはレジスタＰＳＲ(プロセッ
サステータスレジスタ）に代入する算術演算命令であ
る。レジスタＰＳＲの１ビット目は割込みに対するマス
クビットになっており、このビットが１の場合は割込み
を受け付けず、０の場合は割込みを受け付ける。スター
ト時はＰＳＲの１ビット目は１に設定されている。ま
た、割込みを受け付けた時は自動的にＰＳＲの１ビット
目に１が設定される。命令ＡＤＤはソースで指定される
レジスタＡもしくはレジスタＢまたは定数値とデスティ
ネーションで指定されるレジスタＡまたはレジスタＢと
を加算し、結果をデスティネーションで指定されている
レジスタに代入する算術演算命令である。命令ＳＵＢは
ソースで指定されるレジスタＡもしくはレジスタＢまた
は定数値をデスティネーションで指定されるレジスタＡ
またはレジスタＢから減算し、結果をデスティネーショ
ンで指定されているレジスタに代入する算術演算命令で
ある。命令ＭＵＬはソースで指定されるレジスタＡもし
くはレジスタＢまたは定数値とデスティネーションで指
定されるレジスタＡまたはレジスタＢとを乗算し、結果
をデスティネーションで指定されるレジスタに代入する
算術演算命令である。命令ＣＭＰはソースで指定される
レジスタＡもしくはレジスタＢまたは定数値とデスティ
ネーションで指定されるレジスタＡまたはレジスタＢと
を比較し、等しければ比較結果フラグをセットし、等し
くなければ比較結果フラグをリセットする比較命令であ
る。比較結果フラグは次にＣＭＰ命令が実行されるまで
保存される。命令ＢＥＱは、比較結果フラグがセットさ
れていれば、ラベルで指定されている命令位置に処理を
ジャンプさせる条件分岐命令である。命令ＪＭＰはラベ
ルで指定されている命令位置に処理をジャンプさせる無
条件分岐命令である。命令ＲＥＴＩは割り込み信号が入
力された後に処理される割り込み処理から、割り込み信
号が入力される前に処理されていた命令位置に処理を戻
す割り込み処理復帰命令である。命令ＮＯＰは何も処理
を行わない。命令ＨＡＬＴは割り込みが入力されるまで
何も行なわない。このプロセッサは１クロックに１命令
実行することができる。

【００８０】図１２は、プロセッサ部と論理回路部とか
ら成る被検証対象回路の例である。１２０１は図１１の
命令セットを持つプロセッサである。１２０２はプロセ
ッサ１２０１に接続されているデータメモリである。１
２０３は図２のハードウェア記述言語を用いて記述され
た論理回路である。１２０４、１２０５はセレクタであ
り、１２０６はインバータである。

【００８１】図１３は実行するプログラムの一例であ
る。図１３において一列が一命令を表しており、左から
ラベル、命令、デスティネーション、ソースの順番で記
述されている。１３０１が通常実行されるプログラムで
あり、１３０２が割込み受付時に実行されるプログラム
である。

【００８２】図１２より１２０１のプロセッサのＡＤ
[７]が１２０２のデータメモリと１２０３のフィルタへ
のアクセスを切り替えている。このため図１２のプロセ
ッサ１２０１からみたメモリマップと割込み情報より、
図１４の論理回路の可制限情報を作成することができ
る。１４０１がアクセスされるアドレスとアクセス条
件、１４０２が１４０１へのアクセスが行われた時にア
クティブになるモジュール、信号またはレジスタ変数を
示している。１４０３は１４０１のアクセスが行われな
い場合、そのモジュール、信号またはレジスタ変数に対
する処理を示している。１行目はアドレス０ｘ８０への
あらゆるアクセスが行われない場合、モジュールｆｉｌ
ｔｅｒが削除されることを示している。２行目は０ｘ８
０のアドレスがフィルタの‘ｍｏｄｅ’レジスタ変数に
割り当てられていることを示している。３行目はアドレ
ス０ｘ８０への読み出しアクセス時に‘ｆｉｌｔｅｒ．
ｒｅ’信号がアクティブになり、それ以外はこの信号が
無視できることを、４行目はアドレス０ｘ８０への書き
込みアクセス時に‘ｆｉｌｔｅｒ．ｗｅ’信号がアクテ
ィブになり、それ以外はこの信号が無視できることを示
している。５行目はＰＳＲの１ビット目が０であれば、
‘ｆｉｌｔｅｒ．ｓｉｇｏｖｆ’信号がアクティブにな
り、それ以外では無視できることを示している。

【００８３】図２６に１００２の制限情報抽出手段の内
部処理フローを示す。２６０１は割込みマスクの設定処
理抽出手段であり、２６０２は通常プログラムの制限情
報抽出手段であり、２６０３は割り込み処理プログラム
の制限情報抽出手段である。

【００８４】１３０２の通常プログラムが２６０１の割
込みマスク設定処理抽出手段により、プロセッサの割込
みはリセット状態ではマスクされているため、初期化時
には割込みマスク状態であり、割込みマスクの解除とし
てラベルＬ８のプログラムアドレスが抽出される。次に
２６０２の通常プログラムの制限情報抽出手段と図１４
の制限情報より、［０ｘ８０］への書き込みがラベルＬ
１のプログラムアドレスが抽出される。さらに２６０３
の割込み処理プログラムの制限情報抽出処理より、［０
ｘ１０］からの読み出しとして、ラベルＬＩ１のプログ
ラムアドレス、［０ｘ８０］からの読み出しとしてラベ
ルＬＩ０のプログラムアドレス、［０ｘ８０］への書き
込みとしてラベルＬＩ３のプログラムアドレスが抽出さ
れる。これらの結果、図１５の制限情報が抽出される。

【００８５】図１５において、１５００は制限を加える
信号またはモジュール名である。１５０１は加える制限
の種類であり、１５０２は信号を固定して用いる場合の
信号値であり、１５０３は制限を加えるシミュレーショ
ン時刻を設定する条件であり、プロセッサのプログラム
カウンタのプログラムアドレスが一致した場合で与えて
いる。１５０４は制限を解除するシミュレーション時刻
を設定する条件であり、プロセッサのプログラムカウン
タのプログラムアドレスが一致した場合で与えている。

【００８６】図１５の制限情報の結果、図１２の１２０
３のフィルタはプロセッサ１２０１のプログラムカウン
タがラベルＬ１のプログラムアドレスを実行するシミュ
レーション時刻から、プログラムカウンタがラベルＬ８
のプログラムアドレスを実行するシミュレーション時刻
までの間は図４に示す削減された論理回路となる。

【００８７】以上のように、本発明の第３の実施の形態
によれば、請求項４に係る発明である論理シミュレーシ
ョン方法によって、プロセッサ部で実行されるソフトウ
ェアに依存した論理削減により、ハードウェアとソフト
ウェアの相互作用を高精度に且つ高速にシミュレーショ
ンすることが可能となる。

【００８８】（第４の実施の形態）第４の実施の形態で
は、請求項５に係る発明について図を用いて説明する。

【００８９】図１６は請求項５に係る論理シミュレーシ
ョン装置の論理回路制限情報の生成および実行プログラ
ム生成までの概略概念図である。

【００９０】図１６において、１６０１はコンパイラに
入力される高級言語で記述されたソフトウェアコードで
あり、１６１１は１６０１のソフトウェアコードに対し
て検証対象を指定するソフトウェア指定情報であり、１
６２１は論理回路に与えることができる制限情報である
論理回路部可制限情報である。１６１２はソフトウェア
の指定情報を入力する手段であり、１６２２は可制限情
報を入力する可制限情報入力手段である。１６０２は１
６１２のソフトウェア指定情報入力手段からと１６２２
の論理回路の可制限情報より、プロセッサのソフトウェ
アプログラムをコンパイルするコンパイラである。１６
０２はプロセッサが直接実行可能なマシン語１６３１と
論理回路の制限情報１６３２を生成する。

【００９１】図２３は第４の実施の形態に係るハードウ
ェアの構成図の一例を示しており、図２３において、２
３０１は処理されたあらゆる情報をみるためのディスプ
レイ装置、２３０２は設計者があらゆる情報や処理命令
を入力するためのキーボード、２３０３はあらゆる処理
を行う中央演算処理装置、２３０４は各情報を格納する
記憶装置である。

【００９２】次に、例を用いて第４の実施の形態の論理
シミュレーション装置を具体的に説明する。

【００９３】図１７は、プロセッサ部と論理回路部とか
ら成る被検証対象回路の例である。１７０１は図１１の
命令セットを持つプロセッサである。１７０２はプロセ
ッサ１７０１に接続されているデータメモリである。１
７０３、１７０４は図２のハードウェア記述言語を用い
て記述された論理回路である。１７０５、１７０６はセ
レクタであり、１７０７はインバータ、１７０８は論理
和である。

【００９４】図１８はコンパイル対象となる高級言語で
記述されたプログラムの一例である。図１８の例ではＣ
言語で記述されている。

【００９５】図１７より１７０１のプロセッサのＡＤ
[７]が１７０２のデータメモリと１７０３と１７０４の
フィルタＦ１、Ｆ２へのアクセスを切り替えている。Ａ
Ｄ[ ６] はフィルタＦ１とＦ２へのアクセスを切り替え
ている。このため図１７のプロセッサからみたメモリマ
ップと割込み情報より、図１９の論理回路の可制限情報
を作成することができる。１９０１がアクセスされるア
ドレスとアクセス条件、１９０２が１９０１へのアクセ
スが行われた時にアクティブになるモジュール、信号ま
たはレジスタ変数を示している。１９０３は１９０１の
アクセスが行われない場合、そのブロック、信号または
レジスタ変数に対する処理を示している。１行目は０ｘ
ｃ０へのあらゆるアクセスが行われない場合、モジュー
ルＦ１が削除可能であることを、２行目は０ｘ８０への
あらゆるアクセスが行われない場合、モジュールＦ２が
削除可能であることを示している。３行目は０ｘｃ０の
アドレスがフィルタＦ１の‘ｍｏｄｅ’レジスタ変数に
割り当てられていることを示している。４行目は０ｘ８
０のアドレスがフィルタＦ２の‘ｍｏｄｅ’レジスタ変
数に割り当てられていることを示している。５行目はア
ドレス０ｘｃ０への読み出しアクセス時に‘Ｆ１．ｒ
ｅ’信号がアクティブになり、それ以外はこの信号が無
視できることを、６行目はアドレス０ｘｃ０への書き込
みアクセス時に‘Ｆ１．ｗｅ’信号がアクティブにな
り、それ以外はこの信号が無視できることを示してい
る。７行目はアドレス０ｘ８０への読み出しアクセス時
に‘Ｆ２．ｒｅ’信号がアクティブになり、それ以外は
この信号が無視できることを、８行目はアドレス０ｘ８
０への書き込みアクセス時に‘Ｆ２．ｗｅ’信号がアク
ティブになり、それ以外はこの信号が無視できることを
示している。９行目はＰＳＲの１ビット目が０であれ
ば、‘Ｆ１．ｓｉｇｏｖｆ’信号および‘Ｆ２．ｓｉｇ
ｏｖｆ’がアクティブになり、それ以外では無視できる
ことを示している。

【００９６】図２０はソフトウェアの検証範囲を指定す
るソフトウェア指定情報である。Ｆ１ｓｅｔ（）関数を
無視するという情報が記述されている。

【００９７】図２１は１６０２のコンパイラが図１８、
図１９、図２０の高級言語プログラム、論理回路の可制
限情報、ソフトウェア指定情報より生成したマシン語で
あり、図２２が制限情報である。図２２において、２２
００は制限を加える信号またはモジュール名である。２
２０１は加える制限の種類であり、２２０２は信号を固
定して用いる場合の信号値であり、２２０３は制限を加
えるシミュレーション時刻を設定する条件である。図２
０のソフトウェア指定情報に従って、１６０２のコンパ
イラは図１８のＣ言語よりＦ１ｓｅｔ（）関数をコンパ
イル対象から削除する。その結果、アドレス０ｘｃ０へ
のアクセスが全く行われなくなり、図１９の１行目の可
制限情報より、図２２の１行目の制限情報が生成され
る。

【００９８】図２２の制限情報の結果、モジュールＦ１
は削除され、図１２の１２０３のフィルタはプログラム
カウンタがラベルＬ１のプログラムアドレスになったシ
ミュレーション時刻以降、図９に示す削減された論理回
路となる。

【００９９】以上のように、本発明の第４の実施の形態
によれば、請求項５に係る発明である論理シミュレーシ
ョン装置によって、検証目的に応じて、プロセッサ部を
制御するソフトウェアを指定し、論理回路部に与えるこ
とができる制限情報から、プロセッサ部を制御するプロ
グラム命令系列を生成し、且つ論理回路部の制限情報を
生成するコンパイラを備え、生成された制限情報に基づ
き論理を削減することにより、シミュレーションを高速
化することが可能となる。

【０１００】以上説明した様に、請求項１から請求項５
に対応する第１から第４の実施の形態の発明によれば、
論理回路に検証目的に応じた制限情報を与えることによ
り、論理回路を削減することが可能である。また、削減
された論理回路に対してシミュレーションを行なうこと
により、高速に論理検証を行なうことが可能である。ま
た、プロセッサ部とプロセッサにより制御される論理回
路部を持ち、ソフトウェアプログラムコードと論理回路
部が相互に作用するシステム全体のシミュレーションに
おいて、論理回路部の情報と、ソフトウェアの解析によ
り、検証を行なうソフトウェアから論理回路部の削減情
報を作成、論理を削減することにより高速なシミュレー
ションが可能である。

【０１０１】

【発明の効果】請求項１記載の論理削減装置によれば、
検証目的に応じた制限情報を与え、その制限情報に基づ
き論理回路から構成される被検証対象回路を削減する方
法により、被検証対象回路を入力し、検証目的に応じた
制限情報を入力し、入力した制限情報に基づき、入力さ
れた被検証対象回路を削減することができる。このた
め、高速に論理シミュレーションを行なうことができ
る。

【０１０２】請求項２記載の論理シミュレーション方法
によれば、削減された論理回路の動作をシミュレートす
る方法により、論理シミュレーションを高速化すること
ができる。

【０１０３】請求項３記載の論理シミュレーション装置
によれば、検証目的に応じた制限情報の各々にシミュレ
ーション時刻に依存した制限情報を与え、シミュレーシ
ョン時刻に依存した制限情報に基づき、シミュレーショ
ン時刻を分割し、分割されたシミュレーション時刻毎に
被検証対象回路の論理を削減し、論理シミュレートする
方法により、全体の論理シミュレーションを高速化する
ことができる。

【０１０４】請求項４記載の論理シミュレーション装置
によれば、プロセッサ部を制御するソフトウェアの命令
動作を解析し、論理回路部に与えることができる制限情
報を入力し、この制限情報とソフトウェアの命令動作の
解析結果から、論理を削減する制限情報を抽出し、抽出
された制限情報に基づき論理を削減する方法により、論
理シミュレーションを高速化することができる。

【０１０５】請求項５記載の論理シミュレーション装置
によれば、検証目的に応じて、プロセッサ部を制御する
ソフトウェアを指定し、論理回路部に与えることができ
る制限情報から、プロセッサ部を制御するプログラム命
令系列を生成するとともに論理回路部の制限情報を生成
し、生成された制限情報に基づき論理を削減する方法に
より、シミュレーションを高速化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における構成を示す
ブロック図である。

【図２】本発明の第１、第２、第３および第４の実施の
形態において例として用いる論理回路をハードウェア記
述言語を用いて記述した図である。

【図３】本発明の第１の実施の形態において例として用
いる制限情報を示す図である。

【図４】本発明の第１および第３の実施の形態において
論理の削減結果として得られる論理回路を表す図であ
る。

【図５】本発明の第２の実施の形態における構成を示す
ブロック図である。

【図６】本発明の第２の実施の形態において例として用
いる論理回路の一部をハードウェア記述言語を用いて記
述した図である。

【図７】本発明の第２の実施の形態において例として用
いる制限情報を示す図である。

【図８】本発明の第２、第４の実施の形態において静的
な論理の削減結果として得られる論理回路を表す図であ
る。

【図９】本発明の第２の実施の形態において動的な論理
の削減結果として得られるシミュレーション対象を表す
図である。

【図１０】本発明の第３の実施の形態における制限情報
抽出の概略概念のブロック図である。

【図１１】本発明の第３の実施の形態におけるプロセッ
サの命令セットの例を示す図である。

【図１２】本発明の第３の実施の形態におけるプロセッ
サ部と論理回路部とから成る被検証対象回路の例を示す
ブロック図である。

【図１３】本発明の第３の実施の形態において実行する
プログラムを示す図である。

【図１４】本発明の第３の実施の形態における論理回路
の可制限情報を示す図である。

【図１５】本発明の第３の実施の形態において抽出され
た論理回路の制限情報を示す図である。

【図１６】本発明の第４の実施の形態における論理回路
制限情報の生成および実行プログラム生成の概略概念の
ブロック図である。

【図１７】本発明の第４の実施の形態におけるプロセッ
サ部と論理回路部とから成る被検証対象回路の例を示す
ブロック図である。

【図１８】本発明の第４の実施の形態におけるコンパイ
ル対象となる高級言語で記述されたプログラムの一例を
示す図である。

【図１９】本発明の第４の実施の形態における論理回路
の可制限情報を示す図である。

【図２０】本発明の第４の実施の形態におけるソフトウ
ェアの検証範囲を指定するソフトウェア指定情報を示す
図である。

【図２１】本発明の第４の実施の形態においてコンパイ
ラが生成したマシン語を示す図である。

【図２２】本発明の第４の実施の形態においてコンパイ
ラが生成した論理回路の制限情報を示す図である。

【図２３】本発明の第１、第２、第３および第４の実施
の形態におけるハードウェアの構成図の一例を示したブ
ロック図である。

【図２４】本発明の第１の実施の形態において論理回路
の削減方法を示すフロー図である。

【図２５】本発明の第２の実施の形態においてシミュレ
ーション対象を変換する方法を示すフロー図である。

【図２６】本発明の第３の実施の形態において制限情報
抽出手段１００２の概念フロー図である。

【符号の説明】

１００ 論理回路の変換装置 １０２ 論理回路入力手段 １０３ 論理削減手段 １０７ 制限情報入力手段 ５００ 論理回路のシミュレータ ５０２ 論理回路入力手段 ５０３ 静的情報を用いる論理削減手段 ５０５ 動的情報を用いる論理削減手段 ５０６ シミュレーション手段 ５０８ 制限情報入力手段 ５０９ シミュレーション時刻分割手段 １００２ 制限情報抽出手段 １００３ 論理回路の制限情報を抽出する制限情報抽
出手段 １０１２ 可制限情報を入力する可制限情報入力手段 １６０２ 論理回路制御情報も生成するコンパイラ １６１２ ソフトウェアの指定情報を入力するソフト
ウェア指定情報入力手段 １６２２ 可制限情報を入力する可制限情報入力手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 論理回路から構成される被検証対象回路
   を入力する手段と、検証目的に応じた制限情報を与える
   制限情報入力手段と、前記制限情報に基づき、入力され
   た前記被検証対象回路を削減する論理削減手段を備えた
   論理回路削減装置。
2. 【請求項２】 論理回路から構成される被検証対象回路
   の動作のシミュレーション装置であって、請求項１記載
   の論理回路削減装置を用いて論理を削減された論理回路
   の動作をシミュレートすることを特徴とする論理シミュ
   レーション方法。
3. 【請求項３】 論理回路から構成される被検証対象回路
   の動作のシミュレーション装置であって、検証目的に応
   じかつシミュレーション時刻に依存した制限情報を与え
   る制限情報入力手段と、前記シミュレーション時刻に依
   存した前記制限情報に基づき前記シミュレーション時刻
   を分割するシミュレーション時刻分割手段と、分割され
   たシミュレーション時刻毎に入力された前記被検証対象
   回路を削減する論理回路削減手段とを備え、削減された
   論理回路の動作をシミュレートすることを特徴とする論
   理シミュレーション装置。
4. 【請求項４】 プロセッサ部と、論理回路部とから成る
   被検証対象回路の動作の論理シミュレーション装置であ
   って、前記論理回路部の制限可能情報を与える可制限情
   報入力手段と、前記プロセッサ部を制御するソフトウェ
   アの命令動作を解析する手段と、前記ソフトウェアの命
   令動作の解析により制限情報を抽出する制限情報抽出手
   段と、抽出された前記制限情報に基づき前記被検証対象
   回路の前記論理回路部を削減する論理削減手段とを備
   え、前記プロセッサ部の命令動作まで含めて前記論理回
   路部の動作をシミュレートすることを特徴とする論理シ
   ミュレーション装置。
5. 【請求項５】 プロセッサ部と、論理回路部とから成る
   被検証対象回路の動作の論理シミュレーション装置であ
   って、前記プロセッサ部を制御するソフトウェアの検証
   範囲を指定するソフトウェア指定情報入力手段と、前記
   論理回路部の制限可能情報を与える可制限情報入力手段
   と、前記ソフトウェア指定情報入力手段のソフトウェア
   指定情報と前記論理回路部の可制限情報より制限情報を
   生成し且つ前記プロセッサ部のプログラム命令系列を生
   成するコンパイラと、抽出された前記制限情報に基づき
   前記論理回路部を削減する論理削減手段とを備え、前記
   プロセッサ部の命令動作まで含めて前記論理回路部の動
   作をシミュレートすることを特徴とする論理シミュレー
   ション装置。