JPH05120130A - メモリアクセス処理方式 - Google Patents
メモリアクセス処理方式Info
- Publication number
- JPH05120130A JPH05120130A JP3282459A JP28245991A JPH05120130A JP H05120130 A JPH05120130 A JP H05120130A JP 3282459 A JP3282459 A JP 3282459A JP 28245991 A JP28245991 A JP 28245991A JP H05120130 A JPH05120130 A JP H05120130A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory access
- information
- epu
- mcu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】メインメモリを共有した複数の演算処理装置か
らなる情報処理装置において性能を落とすことなく大容
量のメインメモリを提供する。 【構成】ＭＣＵ５００とＥＰＵ１１０，１２０，２１
０，２２０間に設けたＭＡＵ１３０，２３０内のＣＭＢ
１３１，２３１を介してＥＰＵ１１０，１２０，２１
０，２２０からＭＭＵ７００へのメモリアクセスを行
う。
らなる情報処理装置において性能を落とすことなく大容
量のメインメモリを提供する。 【構成】ＭＣＵ５００とＥＰＵ１１０，１２０，２１
０，２２０間に設けたＭＡＵ１３０，２３０内のＣＭＢ
１３１，２３１を介してＥＰＵ１１０，１２０，２１
０，２２０からＭＭＵ７００へのメモリアクセスを行
う。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置において複
数の階層のキャッシュメモリを用いたメモリアクセス処
理方式に関する。
数の階層のキャッシュメモリを用いたメモリアクセス処
理方式に関する。
【０００２】
【従来の技術】図３は従来のメモリアクセス処理方式の
一例を示す情報処理装置のブロック図である。図３にお
いて、演算プロセッサ（以後ＥＰＵと記す）１１０，１
２０，１３０，１４０はそれぞれが第１のキャッシュメ
モリ（以後ＣＭＡと記す）１１１，１２１，１３１，１
４１を備え、メモリアクセス制御装置（以後ＭＣＵと記
す）５００に接続されている。また入出力プロセッサ
（以後ＩＯＰと記す）５１０，５２０はＭＣＵ５００に
接続されている。
一例を示す情報処理装置のブロック図である。図３にお
いて、演算プロセッサ（以後ＥＰＵと記す）１１０，１
２０，１３０，１４０はそれぞれが第１のキャッシュメ
モリ（以後ＣＭＡと記す）１１１，１２１，１３１，１
４１を備え、メモリアクセス制御装置（以後ＭＣＵと記
す）５００に接続されている。また入出力プロセッサ
（以後ＩＯＰと記す）５１０，５２０はＭＣＵ５００に
接続されている。
【０００３】ＥＰＵ１１０，１２０，２１０，２２０は
ＭＣＵ５００，６００を介してメインメモリ装置（以後
ＭＭＵと記す）７００，８００から情報を読み出し、与
えられたプログラムに従って処理を行い、その結果をＭ
ＭＵ７００，８００へ書き込む。またＩＯＰ５１０，５
２０は外部記憶装置等の情報をＭＣＵ５００を介してＭ
ＭＵ７００及びＭＭＵ８００へ出し入れする。同様にＭ
ＣＵ６００側にもＥＰＵ３１０，３２０，３３０，３４
０とＩＯＰ６１０，６２０が接続されており、これらと
ＭＭＵ８００及びＭＭＵ７００との間で情報のやりとり
が行われる。ＥＰＵまたはＩＯＰの接続されているＭＣ
Ｕから直接接続されていないＭＭＵへのアクセスはＭＣ
Ｕ間のバスを通して反対側のＭＣＵを介して行われる。
ＭＣＵ５００，６００を介してメインメモリ装置（以後
ＭＭＵと記す）７００，８００から情報を読み出し、与
えられたプログラムに従って処理を行い、その結果をＭ
ＭＵ７００，８００へ書き込む。またＩＯＰ５１０，５
２０は外部記憶装置等の情報をＭＣＵ５００を介してＭ
ＭＵ７００及びＭＭＵ８００へ出し入れする。同様にＭ
ＣＵ６００側にもＥＰＵ３１０，３２０，３３０，３４
０とＩＯＰ６１０，６２０が接続されており、これらと
ＭＭＵ８００及びＭＭＵ７００との間で情報のやりとり
が行われる。ＥＰＵまたはＩＯＰの接続されているＭＣ
Ｕから直接接続されていないＭＭＵへのアクセスはＭＣ
Ｕ間のバスを通して反対側のＭＣＵを介して行われる。
【０００４】この例では１つのＭＣＵには４つのＥＰＵ
が接続されている。ＭＣＵは自分自身に接続されたそれ
ぞれのＥＰＵからのメモリアクセスの要求を受け付けて
その中からあらかじめ決められた優先度に応じてメモリ
アクセスを行う。各ＥＰＵはＣＭＡを有しその中にＭＭ
Ｕの写しを持ちＭＭＵアクセスが必要なときその内容の
写しがＣＭＡ内に存在すればその中をアクセスして実際
のＭＭＵはアクセスせず、ＣＭＡに存在しないときにの
みＭＭＵをアクセスする。
が接続されている。ＭＣＵは自分自身に接続されたそれ
ぞれのＥＰＵからのメモリアクセスの要求を受け付けて
その中からあらかじめ決められた優先度に応じてメモリ
アクセスを行う。各ＥＰＵはＣＭＡを有しその中にＭＭ
Ｕの写しを持ちＭＭＵアクセスが必要なときその内容の
写しがＣＭＡ内に存在すればその中をアクセスして実際
のＭＭＵはアクセスせず、ＣＭＡに存在しないときにの
みＭＭＵをアクセスする。
【０００５】
【発明が解決しようとする課題】このような従来のメモ
リアクセス処理方式では、性能を上げるためには、ＥＰ
Ｕ内のＣＭＡの容量を大きくするか、ＭＭＵのアクセス
性能を良くするかどちらかのアプローチが必要である。
メモリの性能の改善と大容量化は互いに相反する所があ
り、両方を同時に実現することは非常に困難である。現
状においては、ＥＰＵ内で用いる超高速のメモリは容量
が少なく、メインメモリで用いるメモリチップは大容量
ではあるがスピードが遅い。現在の技術ではキャッシュ
メモリ用メモリを超高速のまま容量を増やすことは非常
に困難であり、またメインメモリ用のメモリチップを大
容量のまま高速化することも困難である。従ってメイン
メモリの性能を上げようとすると容量の少ない高速のも
のを使う必要があり、このようにした場合にはメインメ
モリの容量が小さく当然コストも上昇するという問題点
がある。
リアクセス処理方式では、性能を上げるためには、ＥＰ
Ｕ内のＣＭＡの容量を大きくするか、ＭＭＵのアクセス
性能を良くするかどちらかのアプローチが必要である。
メモリの性能の改善と大容量化は互いに相反する所があ
り、両方を同時に実現することは非常に困難である。現
状においては、ＥＰＵ内で用いる超高速のメモリは容量
が少なく、メインメモリで用いるメモリチップは大容量
ではあるがスピードが遅い。現在の技術ではキャッシュ
メモリ用メモリを超高速のまま容量を増やすことは非常
に困難であり、またメインメモリ用のメモリチップを大
容量のまま高速化することも困難である。従ってメイン
メモリの性能を上げようとすると容量の少ない高速のも
のを使う必要があり、このようにした場合にはメインメ
モリの容量が小さく当然コストも上昇するという問題点
がある。
【０００６】また従来の方式ではＭＣＵは常に接続でき
る最大の数だけＥＰＵのメモリアクセスを受け付ける手
段を持つ必要があり、ＥＰＵの最大接続台数を多く設計
すると、台数の少ない構成のときには多くの無駄が生じ
るという欠点がある。しかもＥＰＵの台数が増えるとそ
の数に応じてメモリアクセスの回数が増えるのでメモリ
アクセス同士の競合が増え、メモリアクセス性能が低下
するという問題点もある。
る最大の数だけＥＰＵのメモリアクセスを受け付ける手
段を持つ必要があり、ＥＰＵの最大接続台数を多く設計
すると、台数の少ない構成のときには多くの無駄が生じ
るという欠点がある。しかもＥＰＵの台数が増えるとそ
の数に応じてメモリアクセスの回数が増えるのでメモリ
アクセス同士の競合が増え、メモリアクセス性能が低下
するという問題点もある。
【０００７】近年の技術の進歩による半導体の高集積化
及び実装の高密度化により、演算プロセッサ等の高密度
化はかなりのレベルまで実現できるようになってきた。
しかしながらメモリチップにおいてはその容量拡大が中
心であるため、その性能はプロセッサの性能ほど改善さ
れていないのが現状である。しかも要求される全メモリ
容量は近年ますます増加しているため、このような高性
能で大容量という要求に答えられるようなメインメモリ
の実現はかなり困難になりつつある。このような現況に
おいてはメモリの階層化が非常に有効な手段である。
及び実装の高密度化により、演算プロセッサ等の高密度
化はかなりのレベルまで実現できるようになってきた。
しかしながらメモリチップにおいてはその容量拡大が中
心であるため、その性能はプロセッサの性能ほど改善さ
れていないのが現状である。しかも要求される全メモリ
容量は近年ますます増加しているため、このような高性
能で大容量という要求に答えられるようなメインメモリ
の実現はかなり困難になりつつある。このような現況に
おいてはメモリの階層化が非常に有効な手段である。
【０００８】本発明の目的は、１つの実装単位の中に複
数の演算プロセッサとそれらに共有された第２のキャッ
シュメモリを同時に実装して、ほとんどの処理は従来の
演算処理装置が持っている第１のキャッシュメモリとそ
れらに共有された第２のキャッシュメモリの中で行い、
メインメモリへの負荷を減らすことにより、メインメモ
リは大容量で低速のものでも全体として高速大容量のメ
インメモリを持った場合と同様の効果を得ることができ
るメモリアクセス処理方式を提供することにある。
数の演算プロセッサとそれらに共有された第２のキャッ
シュメモリを同時に実装して、ほとんどの処理は従来の
演算処理装置が持っている第１のキャッシュメモリとそ
れらに共有された第２のキャッシュメモリの中で行い、
メインメモリへの負荷を減らすことにより、メインメモ
リは大容量で低速のものでも全体として高速大容量のメ
インメモリを持った場合と同様の効果を得ることができ
るメモリアクセス処理方式を提供することにある。
【０００９】
【課題を解決するための手段】本発明のメモリアクセス
処理方式は、それぞれ第１のキャッシュメモリを有して
情報を処理する複数の演算処理装置と、情報の入出力処
理を行う入出力処理装置と、メインメモリ装置と、この
メインメモリ装置へのメモリアクセスを処理するメモリ
アクセス処理装置とを備える情報処理装置のメモリアク
セス処理方式において、前記メモリアクセス処理装置と
前記演算処理装置の間に接続された第２のキャッシュメ
モリを有するメモリアクセス中継装置を設け、前記演算
処理装置から前記メインメモリ装置へのメモリアクセス
を前記第２のキャッシュメモリを介して行うことを特徴
とする。
処理方式は、それぞれ第１のキャッシュメモリを有して
情報を処理する複数の演算処理装置と、情報の入出力処
理を行う入出力処理装置と、メインメモリ装置と、この
メインメモリ装置へのメモリアクセスを処理するメモリ
アクセス処理装置とを備える情報処理装置のメモリアク
セス処理方式において、前記メモリアクセス処理装置と
前記演算処理装置の間に接続された第２のキャッシュメ
モリを有するメモリアクセス中継装置を設け、前記演算
処理装置から前記メインメモリ装置へのメモリアクセス
を前記第２のキャッシュメモリを介して行うことを特徴
とする。
【００１０】そして、前記メモリアクセス処理装置内に
第３のキャッシュメモリを設け、前記メインメモリ装置
へのアクセスを前記第３のキャッシュメモリを介して行
うようにしてもよい。
第３のキャッシュメモリを設け、前記メインメモリ装置
へのアクセスを前記第３のキャッシュメモリを介して行
うようにしてもよい。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１，図２はそれぞれ本発明のメモリアクセス処理
方式の第１，第２の実施例を示す情報処理装置のブロッ
ク図である。
る。図１，図２はそれぞれ本発明のメモリアクセス処理
方式の第１，第２の実施例を示す情報処理装置のブロッ
ク図である。
【００１２】第１の実施例では、２つのＥＰＵをペアと
してメモリアクセス中継装置（以後ＭＡＵと記す）と共
にプロセッサモジュール（以後ＰＭＬと記す）に搭載
し、ＭＡＵ内に第２のキャッシュメモリ（以後ＣＭＢと
記す）を設けている。即ちＰＭＬ１００にはＥＰＵ１１
０，１２０をペアとしてＭＡＵ１３０を搭載し、ＣＭＢ
１３１を有するＭＡＵ１３０を介してＭＣＵ５００と接
続されている。同様にＰＭＬ２００のＥＰＵ２１０，２
２０はＣＭＢ２３１を有するＭＡＵ２３０を介してＭＣ
Ｕ５００と接続され、ＰＭＬ３００及び４００のＥＰＵ
３１０，３２０及びＥＰＵ４１０，４２０はそれぞれＣ
ＭＢ３３１及び４３１を有するＭＡＵ３３０及び４３０
を介してＭＣＵ６００と接続されている。その他の装置
の構成、即ちＭＣＵ５００とＩＯＰ５１０，５２０及び
ＭＭＵ７００との接続、ＭＣＵ６００とＩＯＰ６１０，
６２０及びＭＭＵ８００との接続は図３に示した従来例
と同じである。
してメモリアクセス中継装置（以後ＭＡＵと記す）と共
にプロセッサモジュール（以後ＰＭＬと記す）に搭載
し、ＭＡＵ内に第２のキャッシュメモリ（以後ＣＭＢと
記す）を設けている。即ちＰＭＬ１００にはＥＰＵ１１
０，１２０をペアとしてＭＡＵ１３０を搭載し、ＣＭＢ
１３１を有するＭＡＵ１３０を介してＭＣＵ５００と接
続されている。同様にＰＭＬ２００のＥＰＵ２１０，２
２０はＣＭＢ２３１を有するＭＡＵ２３０を介してＭＣ
Ｕ５００と接続され、ＰＭＬ３００及び４００のＥＰＵ
３１０，３２０及びＥＰＵ４１０，４２０はそれぞれＣ
ＭＢ３３１及び４３１を有するＭＡＵ３３０及び４３０
を介してＭＣＵ６００と接続されている。その他の装置
の構成、即ちＭＣＵ５００とＩＯＰ５１０，５２０及び
ＭＭＵ７００との接続、ＭＣＵ６００とＩＯＰ６１０，
６２０及びＭＭＵ８００との接続は図３に示した従来例
と同じである。
【００１３】また、図２に示す第２の実施例は図１に示
した第１の実施例におけるＭＣＵ５００，６００にそれ
ぞれ第３のキャッシュメモリ（以後ＣＭＣと記す）５０
１，６０１を設けたものであり、その他の部分は第１の
実施例と同じ構成を有する。
した第１の実施例におけるＭＣＵ５００，６００にそれ
ぞれ第３のキャッシュメモリ（以後ＣＭＣと記す）５０
１，６０１を設けたものであり、その他の部分は第１の
実施例と同じ構成を有する。
【００１４】まず図１において、ＥＰＵ１１０及びＥＰ
Ｕ１２０からのメモリアクセスを例に説明を行う。ＣＭ
Ａがストアイン方式でＣＭＢがストアスルー方式の構成
であるとか、ＣＭＡはストアスルー方式でＯＭＢはスト
アイン方式であるとか、キャッシュの構成として種々の
方式が考えられるが、ここではＣＭＡ，ＣＭＢともにス
トアスルー方式であるとして説明を行う。
Ｕ１２０からのメモリアクセスを例に説明を行う。ＣＭ
Ａがストアイン方式でＣＭＢがストアスルー方式の構成
であるとか、ＣＭＡはストアスルー方式でＯＭＢはスト
アイン方式であるとか、キャッシュの構成として種々の
方式が考えられるが、ここではＣＭＡ，ＣＭＢともにス
トアスルー方式であるとして説明を行う。
【００１５】ＥＰＵ１１０内でメモリの情報が必要にな
ると、まずＥＰＵ１１０内のＣＭＡ１１１内にその情報
が存在するかどうかが調べられる。ここでＣＭＡ内１１
１内に対応する情報が存在すれば（この状態をキャッシ
ュヒットと呼ぶ）その中で必要な処理即ちリードまたは
ライトの処理を行い、存在しなければ（この状態をキャ
ッシュミスと呼ぶ）ＭＡＵ１３０に対してメモリアクセ
ス要求を送出する。この後ＭＡＵ１３０から情報が返さ
れるまで待ち合わせを行い、要求がリードの場合にはＥ
ＰＵ１１０はその情報をＣＭＡ１１１へ登録を行う。ラ
イトの場合には返された情報とライトの情報をマージし
て登録する。
ると、まずＥＰＵ１１０内のＣＭＡ１１１内にその情報
が存在するかどうかが調べられる。ここでＣＭＡ内１１
１内に対応する情報が存在すれば（この状態をキャッシ
ュヒットと呼ぶ）その中で必要な処理即ちリードまたは
ライトの処理を行い、存在しなければ（この状態をキャ
ッシュミスと呼ぶ）ＭＡＵ１３０に対してメモリアクセ
ス要求を送出する。この後ＭＡＵ１３０から情報が返さ
れるまで待ち合わせを行い、要求がリードの場合にはＥ
ＰＵ１１０はその情報をＣＭＡ１１１へ登録を行う。ラ
イトの場合には返された情報とライトの情報をマージし
て登録する。
【００１６】同様にしてＥＰＵ１２０内でメモリの情報
が必要になった場合もＣＭＡ１２１でキャッシュヒット
すればその中で処理され、キャッシュミスのときはＭＡ
Ｕ１３０へメモリアクセス要求が出され、待ち合わせの
後、ＭＡＵ１３０から情報が返されるとその情報を処理
してＣＭＡ１２１へ登録する。
が必要になった場合もＣＭＡ１２１でキャッシュヒット
すればその中で処理され、キャッシュミスのときはＭＡ
Ｕ１３０へメモリアクセス要求が出され、待ち合わせの
後、ＭＡＵ１３０から情報が返されるとその情報を処理
してＣＭＡ１２１へ登録する。
【００１７】ＭＡＵ１３０はその中にＣＭＢ１３１を有
し、ＥＰＵ１１０またはＥＰＵ１２０からのメモリアク
セス要求を受け付けて処理する。受け付けられたメモリ
アクセス要求はあらかじめ決められたアルゴリズムに従
ってそのどちらかが選択され、選択された側のＥＰＵか
らのメモリアクセス要求が処理される。ＭＡＵ１３０は
選択されたＥＰＵの要求する情報がＣＭＢ１３１内に存
在するかどうか調べ、キャッシュヒットであればその中
でリードまたはライトの処理を行い、キャッシュミスで
あればＭＣＵ５００に対してメモリアクセス要求を出
す。
し、ＥＰＵ１１０またはＥＰＵ１２０からのメモリアク
セス要求を受け付けて処理する。受け付けられたメモリ
アクセス要求はあらかじめ決められたアルゴリズムに従
ってそのどちらかが選択され、選択された側のＥＰＵか
らのメモリアクセス要求が処理される。ＭＡＵ１３０は
選択されたＥＰＵの要求する情報がＣＭＢ１３１内に存
在するかどうか調べ、キャッシュヒットであればその中
でリードまたはライトの処理を行い、キャッシュミスで
あればＭＣＵ５００に対してメモリアクセス要求を出
す。
【００１８】ＭＡＵ１３０はそのメモリアクセスに対す
る情報がＭＣＵ５００から返されるまで待ち合わせを行
った後、その情報をＥＰＵ１１０またはＥＰＵ１２０に
返すとともに、ＣＭＢ１３１へ登録する。この時メモリ
アクセス要求がライトである場合にはライトデータとＭ
ＣＵ５００から返されたデータをマージして登録する。
またこの時既に登録済みのエリアに登録する必要がある
場合には、登録に先立ちそのエリアの内容をメインメモ
リへ書き込むようにメモリアクセス要求をＭＣＵ５００
に対して送出する。
る情報がＭＣＵ５００から返されるまで待ち合わせを行
った後、その情報をＥＰＵ１１０またはＥＰＵ１２０に
返すとともに、ＣＭＢ１３１へ登録する。この時メモリ
アクセス要求がライトである場合にはライトデータとＭ
ＣＵ５００から返されたデータをマージして登録する。
またこの時既に登録済みのエリアに登録する必要がある
場合には、登録に先立ちそのエリアの内容をメインメモ
リへ書き込むようにメモリアクセス要求をＭＣＵ５００
に対して送出する。
【００１９】またＭＡＵ２３０はＥＰＵ２１０，ＥＰＵ
２２０からのメモリアクセス要求に対しても以上の説明
と全く同様の動作を行い、ＭＡＵ２３０内のＣＭＢ２３
１のキャッシュミス及びキャッシュヒットに応じて必要
な処理を行う。
２２０からのメモリアクセス要求に対しても以上の説明
と全く同様の動作を行い、ＭＡＵ２３０内のＣＭＢ２３
１のキャッシュミス及びキャッシュヒットに応じて必要
な処理を行う。
【００２０】ＭＣＵ５００は２つのＭＡＵ１３０及び２
３０からのメモリアクセス要求を受け付けてそれらをあ
らかじめ決められたアルゴリズムに従って選択し、メモ
リアクセスの処理を行う。ここではＭＣＵ５００はメモ
リアクセス要求の内容を調べ、要求する情報がＭＭＵ７
００側に存在するかＭＭＵ８００側に存在するかを調
べ、対応する情報がＭＭＵ７００に存在することが解っ
た場合にはＭＭＵ７００を直接アクセスする。ＭＣＵ５
００はアクセスした結果がＭＭＵ７００から返されるま
で待ち合わせを行い、その結果が返されるとＭＡＵ１３
０または２３０へそのデータを送るとともにＣＭＢ１３
１または２３１への登録を行う。この時メモリアクセス
要求がストアの場合にはストアデータとのマージを行っ
た後に登録を行う。なおこの時、既に登録済みのエリア
に登録する必要がある場合には、登録に先立ちそのエリ
アの内容をＭＭＵ７００へ書き込む動作を行う。またＭ
ＭＵ８００に存在することが解った場合には、ＭＣＵ６
００にメモリアクセス要求を出し、ＭＣＵ６００を介し
てＭＭＵ８００をアクセスし必要な情報を待ち合わせた
後ＭＡＵ１３０へ送る。
３０からのメモリアクセス要求を受け付けてそれらをあ
らかじめ決められたアルゴリズムに従って選択し、メモ
リアクセスの処理を行う。ここではＭＣＵ５００はメモ
リアクセス要求の内容を調べ、要求する情報がＭＭＵ７
００側に存在するかＭＭＵ８００側に存在するかを調
べ、対応する情報がＭＭＵ７００に存在することが解っ
た場合にはＭＭＵ７００を直接アクセスする。ＭＣＵ５
００はアクセスした結果がＭＭＵ７００から返されるま
で待ち合わせを行い、その結果が返されるとＭＡＵ１３
０または２３０へそのデータを送るとともにＣＭＢ１３
１または２３１への登録を行う。この時メモリアクセス
要求がストアの場合にはストアデータとのマージを行っ
た後に登録を行う。なおこの時、既に登録済みのエリア
に登録する必要がある場合には、登録に先立ちそのエリ
アの内容をＭＭＵ７００へ書き込む動作を行う。またＭ
ＭＵ８００に存在することが解った場合には、ＭＣＵ６
００にメモリアクセス要求を出し、ＭＣＵ６００を介し
てＭＭＵ８００をアクセスし必要な情報を待ち合わせた
後ＭＡＵ１３０へ送る。
【００２１】ＥＰＵ３１０，３２０，４１０，４２０か
らのメモリアクセス動作も以上の説明と同様に行われ
る。
らのメモリアクセス動作も以上の説明と同様に行われ
る。
【００２２】次に第２の実施例についてその動作を説明
する。ＭＣＵにメモリアクセス要求が来るまでの動作は
ＣＭＣが無い場合と同じであるので説明は省略する。
する。ＭＣＵにメモリアクセス要求が来るまでの動作は
ＣＭＣが無い場合と同じであるので説明は省略する。
【００２３】ＭＣＵ５００にＭＡＵ１３０または２３０
からメモリアクセス要求が来ると、ＭＣＵ５００はその
要求を受け付けてそのどちらかを選択しその要求に対す
る処理を開始する。ＭＣＵ５００はＣＭＣ５１０を有
し、メモリアクセス処理はこれを介して行われる。この
キャッシュメモリの方式も種々の方式が考えられるが、
ここではストアイン方式を例に説明する。
からメモリアクセス要求が来ると、ＭＣＵ５００はその
要求を受け付けてそのどちらかを選択しその要求に対す
る処理を開始する。ＭＣＵ５００はＣＭＣ５１０を有
し、メモリアクセス処理はこれを介して行われる。この
キャッシュメモリの方式も種々の方式が考えられるが、
ここではストアイン方式を例に説明する。
【００２４】ＭＣＵ５００は選択されたメモリアクセス
要求の内容を調べ、対応する情報がＭＭＵ７００側に存
在するかＭＭＵ８００側に存在するか判断する。この結
果ＭＭＵ７００に存在することが解ると、ＣＭＣ５０１
を調べ、その中に必要な情報が存在するかどうかを調
べ、存在すればＣＭＣ５０１の中でメモリアクセス要求
を処理し、要求がライトであればキャッシュメモリ内で
書込みを行い、リードであれば要求元のＭＡＵ１３０ま
たは２３０へ情報を返す。
要求の内容を調べ、対応する情報がＭＭＵ７００側に存
在するかＭＭＵ８００側に存在するか判断する。この結
果ＭＭＵ７００に存在することが解ると、ＣＭＣ５０１
を調べ、その中に必要な情報が存在するかどうかを調
べ、存在すればＣＭＣ５０１の中でメモリアクセス要求
を処理し、要求がライトであればキャッシュメモリ内で
書込みを行い、リードであれば要求元のＭＡＵ１３０ま
たは２３０へ情報を返す。
【００２５】もし存在しなければＭＭＵ７００をアクセ
スして、要求がリードであればその内容を要求元へ返す
とともにＣＭＣ５０１へ書き込む。ライトであれば書込
みデータとマージしたあとＣＭＣ５０１へ書込みを行
う。この時も書込み対象のエリアが既に登録済みの場合
には、登録に先だってそのエリアの内容のＭＭＵ７００
への書込みを行っておく。
スして、要求がリードであればその内容を要求元へ返す
とともにＣＭＣ５０１へ書き込む。ライトであれば書込
みデータとマージしたあとＣＭＣ５０１へ書込みを行
う。この時も書込み対象のエリアが既に登録済みの場合
には、登録に先だってそのエリアの内容のＭＭＵ７００
への書込みを行っておく。
【００２６】またＭＭＵ８００に存在することが解った
場合には、ＭＣＵ６００に対しメモリアクセス要求を送
出する。ＭＣＵ６００はＭＣＵ５００と同様にしてＣＭ
Ｃ６０１を介してＭＭＵ８００をアクセスして必要な情
報をＭＣＵ５００へ返す。ＭＣＵ５００はその情報をＭ
ＡＵ１３０または２３０へ返す。
場合には、ＭＣＵ６００に対しメモリアクセス要求を送
出する。ＭＣＵ６００はＭＣＵ５００と同様にしてＣＭ
Ｃ６０１を介してＭＭＵ８００をアクセスして必要な情
報をＭＣＵ５００へ返す。ＭＣＵ５００はその情報をＭ
ＡＵ１３０または２３０へ返す。
【００２７】
【発明の効果】以上説明したように本発明は、複数の演
算処理装置とメモリアクセス処理装置との間に第２のキ
ャッシュメモリを有するメモリアクセス中継装置を設
け、複数の演算処理装置からのメモリアクセスを第２の
キュッシュメモリを介してアクセスするように構成する
ことにより、メインメモリに低速大容量のメモリを用い
ても全体として高速大容量のメモリを用いたのと同じ性
能が得られる。従ってメインメモリにコストの安い低速
大容量のメモリチップを用いることができるので全体の
コストを低減できる。またメインメモリへの負荷が減る
ことにより、演算処理装置を多数接続した場合でもメモ
リアクセスの競合による性能の低下を防げる。さらにメ
モリアクセス処理装置に多数の演算処理装置を接続でき
るように設計して小数しか接続しない場合でも無駄なイ
ンタフェースが少ないという効果を有する。
算処理装置とメモリアクセス処理装置との間に第２のキ
ャッシュメモリを有するメモリアクセス中継装置を設
け、複数の演算処理装置からのメモリアクセスを第２の
キュッシュメモリを介してアクセスするように構成する
ことにより、メインメモリに低速大容量のメモリを用い
ても全体として高速大容量のメモリを用いたのと同じ性
能が得られる。従ってメインメモリにコストの安い低速
大容量のメモリチップを用いることができるので全体の
コストを低減できる。またメインメモリへの負荷が減る
ことにより、演算処理装置を多数接続した場合でもメモ
リアクセスの競合による性能の低下を防げる。さらにメ
モリアクセス処理装置に多数の演算処理装置を接続でき
るように設計して小数しか接続しない場合でも無駄なイ
ンタフェースが少ないという効果を有する。
【００２８】またメモリアクセス処理装置に第３のキャ
ッシュメモリを設けることにより、第２のキャッシュメ
モリからみたメモリアクセス性能が向上し、全体として
メモリアクセス性能が向上する他に、メインメモリへの
負荷が更に少なくなり競合による性能低下がさらに減
る。また同じ性能でいい場合にはメインメモリの性能を
落として構成することができるのでコストがさらに低減
するという効果が得られる。
ッシュメモリを設けることにより、第２のキャッシュメ
モリからみたメモリアクセス性能が向上し、全体として
メモリアクセス性能が向上する他に、メインメモリへの
負荷が更に少なくなり競合による性能低下がさらに減
る。また同じ性能でいい場合にはメインメモリの性能を
落として構成することができるのでコストがさらに低減
するという効果が得られる。
【図１】本発明のメモリアクセス処理方式の第１の実施
例を示す情報処理装置のブロック図である。
例を示す情報処理装置のブロック図である。
【図２】本発明のメモリアクセス処理方式の第２の実施
例を示す情報処理装置のブロック図である。
例を示す情報処理装置のブロック図である。
【図３】従来のメモリアクセス処理方式の一例を示す情
報処理装置のブロック図である。
報処理装置のブロック図である。
１００，２００，３００，４００ プロセッサモジュ
ール（ＰＭＬ） １１０，１２０，２１０，２２０，３１０，３２０，４
１０，４２０ 演算処理装置（ＥＰＵ） １１１，１２１，２１１，２２１，３１１，３２１，４
１１，４２１ 第１のキャッシュメモリ（ＣＭＡ） １３０，２３０，３３０，４３０ メモリアクセス中
継装置（ＭＡＵ） １３１，２３１，３３１，４３１ 第２のキャッシュ
メモリ（ＣＭＢ） ５００，６００ メモリアクセス処理装置（ＭＣＵ） ５０１，６０１ 第３のキャッシュメモリ（ＣＭＣ） ５１０，５２０，６１０，６２０ 入出力処理装置
（ＩＯＰ） ７００，８００ メインメモリ装置（ＭＭＵ）
ール（ＰＭＬ） １１０，１２０，２１０，２２０，３１０，３２０，４
１０，４２０ 演算処理装置（ＥＰＵ） １１１，１２１，２１１，２２１，３１１，３２１，４
１１，４２１ 第１のキャッシュメモリ（ＣＭＡ） １３０，２３０，３３０，４３０ メモリアクセス中
継装置（ＭＡＵ） １３１，２３１，３３１，４３１ 第２のキャッシュ
メモリ（ＣＭＢ） ５００，６００ メモリアクセス処理装置（ＭＣＵ） ５０１，６０１ 第３のキャッシュメモリ（ＣＭＣ） ５１０，５２０，６１０，６２０ 入出力処理装置
（ＩＯＰ） ７００，８００ メインメモリ装置（ＭＭＵ）
Claims (2)
- 【請求項１】 それぞれ第１のキャッシュメモリを有し
て情報を処理する複数の演算処理装置と、情報の入出力
処理を行う入出力処理装置と、メインメモリ装置と、こ
のメインメモリ装置へのメモリアクセスを処理するメモ
リアクセス処理装置とを備える情報処理装置のメモリア
クセス処理方式において、前記メモリアクセス処理装置
と前記演算処理装置の間に接続された第２のキャッシュ
メモリを有するメモリアクセス中継装置を設け、前記演
算処理装置から前記メインメモリ装置へのメモリアクセ
スを前記第２のキャッシュメモリを介して行うことを特
徴とするメモリアクセス処理方式。 - 【請求項２】 前記メモリアクセス処理装置内に第３の
キャッシュメモリを設け、前記メインメモリ装置へのア
クセスを前記第３のキャッシュメモリを介して行うこと
を特徴とする請求項１記載のメモリアクセス処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282459A JPH05120130A (ja) | 1991-10-29 | 1991-10-29 | メモリアクセス処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282459A JPH05120130A (ja) | 1991-10-29 | 1991-10-29 | メモリアクセス処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120130A true JPH05120130A (ja) | 1993-05-18 |
Family
ID=17652701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282459A Pending JPH05120130A (ja) | 1991-10-29 | 1991-10-29 | メモリアクセス処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011141831A (ja) * | 2010-01-08 | 2011-07-21 | Toshiba Corp | マルチコアシステム |
-
1991
- 1991-10-29 JP JP3282459A patent/JPH05120130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011141831A (ja) * | 2010-01-08 | 2011-07-21 | Toshiba Corp | マルチコアシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5581734A (en) | Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity | |
| US7028141B2 (en) | High-speed distributed data processing system and method | |
| JP4400895B2 (ja) | ディスクアレイ制御装置 | |
| JP2761506B2 (ja) | 主記憶制御装置 | |
| JP2509766B2 (ja) | キャッシュメモリ交換プロトコル | |
| JP2000003308A (ja) | オ―バラップしたｌ１およびｌ２メモリ・アクセス方法および装置 | |
| US20060206663A1 (en) | Disk array device and shared memory device thereof, and control program and control method of disk array device | |
| US6101589A (en) | High performance shared cache | |
| CA1323110C (en) | Multi-processor system having a multi-port cache memory | |
| US6952761B2 (en) | Bus interface selection by page table attributes | |
| JP2918531B1 (ja) | キャッシュメモリ制御装置 | |
| KR19990017082A (ko) | 직병렬 선택 캐쉬 장치 | |
| JPH05120130A (ja) | メモリアクセス処理方式 | |
| US6349370B1 (en) | Multiple bus shared memory parallel processor and processing method | |
| US6032229A (en) | Semiconductor memory device and information processor using the same | |
| JPH05282208A (ja) | キャッシュメモリ制御方式 | |
| JPH0421222B2 (ja) | ||
| EP0304587B1 (en) | Interruptible cache loading | |
| JP2596637B2 (ja) | キャッシュ制御方式 | |
| JPH10320278A (ja) | メモリコントローラ及びコンピュータシステム | |
| KR960003650B1 (ko) | 컴퓨터 시스템의 성능향상을 위한 입출력 프로세서 | |
| JPH11203198A (ja) | メモリアクセス制御装置 | |
| JPH086853A (ja) | 記憶制御方法 | |
| JPH0877072A (ja) | キャッシュメモリ装置 | |
| JP2001051898A (ja) | 階層キャッシュメモリのデータ参照方法、および、階層キャッシュメモリを含むデータ処理装置 |