JPH0511790A - デイジタル遅延回路の切換ノイズ防止方法 - Google Patents
デイジタル遅延回路の切換ノイズ防止方法Info
- Publication number
- JPH0511790A JPH0511790A JP3011399A JP1139991A JPH0511790A JP H0511790 A JPH0511790 A JP H0511790A JP 3011399 A JP3011399 A JP 3011399A JP 1139991 A JP1139991 A JP 1139991A JP H0511790 A JPH0511790 A JP H0511790A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay time
- time
- signal
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Reverberation, Karaoke And Other Acoustics (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 ディジタル遅延回路においては遅延時間の設
定時にノイズが発生することがあるので、このノイズを
発生しないようにする。 【構成】 ディジタル遅延回路に接続したアッテネータ
としてのＶＣＡ（ボルテージ・コントロール・アンプ）
17の利得レベルを、遅延時間の設定時に絞り込み、最大
遅延時間の待機後に、前記ＶＣＡ17の絞りを徐々に解除
する。
定時にノイズが発生することがあるので、このノイズを
発生しないようにする。 【構成】 ディジタル遅延回路に接続したアッテネータ
としてのＶＣＡ（ボルテージ・コントロール・アンプ）
17の利得レベルを、遅延時間の設定時に絞り込み、最大
遅延時間の待機後に、前記ＶＣＡ17の絞りを徐々に解除
する。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばカラオケ装置
等に適用することができる、ディジタル遅延回路の切換
ノイズ防止方法に関するものである。
等に適用することができる、ディジタル遅延回路の切換
ノイズ防止方法に関するものである。
【０００２】
【従来の技術】カラオケ装置等においては、マイクロホ
ンからの音声信号の一部を遅らせることによって、演出
効果を上げるようにしている。このように音声信号を遅
延させるには、信号をディジタル化し、これをメモリ素
子に一時保存し、所定時間遅らせて取り出すことにより
行なっている。
ンからの音声信号の一部を遅らせることによって、演出
効果を上げるようにしている。このように音声信号を遅
延させるには、信号をディジタル化し、これをメモリ素
子に一時保存し、所定時間遅らせて取り出すことにより
行なっている。
【０００３】このようなディジタル遅延回路によれば、
任意の時間遅延させることができることになるが、ディ
レイタイムの切換時にノイズが発生するという問題があ
る。これを説明する。図３に示すものは、サンプリング
周波数を変えて遅延時間を設定する一般的なディジタル
遅延回路である。この図において１は入力端子、２は出
力端子で、その間に接続された集積回路３とメモリ素子
４が遅延回路を構成する。集積回路３は２個のローパス
フィルタ５，６とＡ／Ｄコンバータ７、Ｄ／Ａコンバー
タ８、制御ロジック９が、図示するような順序で接続さ
れた構成になっている。制御ロジック９にはメモリ素子
４が接続される。
任意の時間遅延させることができることになるが、ディ
レイタイムの切換時にノイズが発生するという問題があ
る。これを説明する。図３に示すものは、サンプリング
周波数を変えて遅延時間を設定する一般的なディジタル
遅延回路である。この図において１は入力端子、２は出
力端子で、その間に接続された集積回路３とメモリ素子
４が遅延回路を構成する。集積回路３は２個のローパス
フィルタ５，６とＡ／Ｄコンバータ７、Ｄ／Ａコンバー
タ８、制御ロジック９が、図示するような順序で接続さ
れた構成になっている。制御ロジック９にはメモリ素子
４が接続される。
【０００４】上記回路は、入力端子１と出力端子２との
間で遅延作動が行なわれる。したがって入力端子１と出
力端子２には遅延処理されない原音回路が並列に接続さ
れることになる。図３における入力側のローパスフィル
タ５は、Ａ／Ｄ変換時に誤動作しないように不要な高域
成分を除去するためのものである。ディジタル信号に変
換された信号は制御ロジック９を通ってメモリ素子４に
入り、ここで記憶された後、一定時間の経過後に制御ロ
ジック９に読み出され、Ｄ／Ａコンバータ８によってア
ナログ信号に戻され、ローパスフィルタ６を介して出力
端子２に出力される。すなわち、メモリ素子４に記憶さ
れている時間だけ、遅延されることになる。
間で遅延作動が行なわれる。したがって入力端子１と出
力端子２には遅延処理されない原音回路が並列に接続さ
れることになる。図３における入力側のローパスフィル
タ５は、Ａ／Ｄ変換時に誤動作しないように不要な高域
成分を除去するためのものである。ディジタル信号に変
換された信号は制御ロジック９を通ってメモリ素子４に
入り、ここで記憶された後、一定時間の経過後に制御ロ
ジック９に読み出され、Ｄ／Ａコンバータ８によってア
ナログ信号に戻され、ローパスフィルタ６を介して出力
端子２に出力される。すなわち、メモリ素子４に記憶さ
れている時間だけ、遅延されることになる。
【０００５】このように遅延作動するとき、その遅延時
間は、メモリ素子４のビット数をサンプリング周波数で
除した数で表わされることになる。このためメモリ素子
４のビット数が固定であれば、サンプリング周波数を変
えることで遅延時間を変えることができ、またサンプリ
ング周波数を固定してメモリ素子４のビット数を変えて
も遅延時間を変えることができる。このうち後者の方法
によれば、メモリ素子４のアクセス中に遅延時間を変更
する目的で読出しポインタを変えると、その前後におい
て音量レベルが変わらなければよいが、一般的には音量
レベルが変わるので、異なった音量レベルのデータがつ
なぎ合わされることになって、ノイズを発生することに
なる。
間は、メモリ素子４のビット数をサンプリング周波数で
除した数で表わされることになる。このためメモリ素子
４のビット数が固定であれば、サンプリング周波数を変
えることで遅延時間を変えることができ、またサンプリ
ング周波数を固定してメモリ素子４のビット数を変えて
も遅延時間を変えることができる。このうち後者の方法
によれば、メモリ素子４のアクセス中に遅延時間を変更
する目的で読出しポインタを変えると、その前後におい
て音量レベルが変わらなければよいが、一般的には音量
レベルが変わるので、異なった音量レベルのデータがつ
なぎ合わされることになって、ノイズを発生することに
なる。
【０００６】
【発明が解決しようとする課題】メモリ素子４のビット
数を固定してサンプリング周波数を変えたときにはノイ
ズが発生しないのに、サンプリング周波数を固定してビ
ット数を変えたときには前述のようにノイズが発生する
のである。できれば両方式においてノイズが発生しない
のがよい。しかしながらこのノイズはピッチを変えると
きの短い時間に発生するので、従来にあっては、これを
解決する方策がとられず、ノイズを我慢するか、ミュー
ト操作でノイズ音を消すのが実情であった。
数を固定してサンプリング周波数を変えたときにはノイ
ズが発生しないのに、サンプリング周波数を固定してビ
ット数を変えたときには前述のようにノイズが発生する
のである。できれば両方式においてノイズが発生しない
のがよい。しかしながらこのノイズはピッチを変えると
きの短い時間に発生するので、従来にあっては、これを
解決する方策がとられず、ノイズを我慢するか、ミュー
ト操作でノイズ音を消すのが実情であった。
【０００７】本発明は、この点に鑑みて成されたもので
あり、サンプリング周波数を固定してビット数を変える
ときにも、ミュート操作等を一切行なうことなしにノイ
ズ発生を防止する方法を提供しようとするものである。
あり、サンプリング周波数を固定してビット数を変える
ときにも、ミュート操作等を一切行なうことなしにノイ
ズ発生を防止する方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、入力端子と出力端子との間を
直結する原音回路と、入力端子と出力端子との間に設け
たディジタル遅延回路とを並列に接続し、ディジタル遅
延回路を通った信号を前記原音回路の出力信号に混合す
るディジタル遅延方法において、ディレイタイムを変え
るときに同時に遅延回路に接続したアッテネータの利得
を絞り込み、最大遅延時間の待機後に前記アッテネータ
の絞りを徐々に解除していくことを特徴とするディジタ
ル遅延回路の切換ノイズ防止方法を得たものである。
決するための手段として、入力端子と出力端子との間を
直結する原音回路と、入力端子と出力端子との間に設け
たディジタル遅延回路とを並列に接続し、ディジタル遅
延回路を通った信号を前記原音回路の出力信号に混合す
るディジタル遅延方法において、ディレイタイムを変え
るときに同時に遅延回路に接続したアッテネータの利得
を絞り込み、最大遅延時間の待機後に前記アッテネータ
の絞りを徐々に解除していくことを特徴とするディジタ
ル遅延回路の切換ノイズ防止方法を得たものである。
【０００９】
【作用】上記のような構成とすれば、ディレイタイムを
変えるとき、すなわちノイズが発生するときにアッテネ
ータによって音量レベルが低下し、最大遅延時間の待機
後にアッテネータの絞りが解除されることにより、音量
レベルが復帰することになる。これにより、ノイズは音
として現われないことになる。
変えるとき、すなわちノイズが発生するときにアッテネ
ータによって音量レベルが低下し、最大遅延時間の待機
後にアッテネータの絞りが解除されることにより、音量
レベルが復帰することになる。これにより、ノイズは音
として現われないことになる。
【００１０】
【実施例】次に、本発明の一実施例を図について説明す
る。図１に示すものは本発明方法を適用する回路の系統
図である。なお、実際にはマイクロホンアンプ11以降、
ＡＦアンプ前までの回路はディジタル処理される。10は
マイクロホン端子であり、マイクロホンが接続される。
マイクロホン端子10にはマイクロホンアンプ11の入力側
が接続され、このマイクロホンアンプ11の出力側は二つ
の系路12，13に分岐され、端子14の部分で合流してい
る。系路12は原音系であり、系路13は遅延される加工音
系である。端子14にはＡＦアンプ15を介してスピーカ16
が接続されている。
る。図１に示すものは本発明方法を適用する回路の系統
図である。なお、実際にはマイクロホンアンプ11以降、
ＡＦアンプ前までの回路はディジタル処理される。10は
マイクロホン端子であり、マイクロホンが接続される。
マイクロホン端子10にはマイクロホンアンプ11の入力側
が接続され、このマイクロホンアンプ11の出力側は二つ
の系路12，13に分岐され、端子14の部分で合流してい
る。系路12は原音系であり、系路13は遅延される加工音
系である。端子14にはＡＦアンプ15を介してスピーカ16
が接続されている。
【００１１】系路12は原音系であるからマイクロホンア
ンプ11の出力側と端子14との間が直結されている。一
方、系路13は遅延される加工音系であり、アッテネータ
として機能するＶＣＡ（ボルテージ・コントロール・ア
ンプ）17、端子18、ディジタルリレー（前述した集積回
路３に相当するもの）19が順次接続されている。そして
このディジタルリレー19の入力側と出力側との間には、
ＶＣＡ20がフィードバック回路として接続されている。
ンプ11の出力側と端子14との間が直結されている。一
方、系路13は遅延される加工音系であり、アッテネータ
として機能するＶＣＡ（ボルテージ・コントロール・ア
ンプ）17、端子18、ディジタルリレー（前述した集積回
路３に相当するもの）19が順次接続されている。そして
このディジタルリレー19の入力側と出力側との間には、
ＶＣＡ20がフィードバック回路として接続されている。
【００１２】このように構成された回路において、ディ
レイタイムを変更する場合にはＶＣＡ17の操作をして、
加工音回路の信号のレベルを絞り込む。アッテネータと
して機能するＶＣＡ17は、その制御電圧を下げていくと
ディレイタイムが大きくなり、逆に制御電圧を上げてい
くとディレイタイムは小さくなるので、この場合には制
御電圧を下げていくことになる。
レイタイムを変更する場合にはＶＣＡ17の操作をして、
加工音回路の信号のレベルを絞り込む。アッテネータと
して機能するＶＣＡ17は、その制御電圧を下げていくと
ディレイタイムが大きくなり、逆に制御電圧を上げてい
くとディレイタイムは小さくなるので、この場合には制
御電圧を下げていくことになる。
【００１３】図３は信号レベルを変化させる時間を現わ
すものである。この図においてＴ1はＶＣＡ17の操作時
間であり、スタートからＴ1 の時間、系路13を通る加工
音回路の信号のレベルを絞り込むことを示している。時
間Ｔ1 の経過後には、信号レベルは十分に小さくなって
いる。時間Ｔ2 はメモリ素子４（図３参照）に取込まれ
た信号がシフトされて最終的に空になる最大遅延時間で
ある。この時間Ｔ2 の経過後にアクセスポインタの操作
時間Ｔ3 があり、ここでアクセスポインタの操作後、再
び時間Ｔ1 をかけて絞り込んだ信号レベルを徐々に上げ
て元の状態に復帰させる。ＶＣＡ20は、ＶＣＡ17ととも
に作動し、ディジタルリレー19のフィードバック量を変
化させる。
すものである。この図においてＴ1はＶＣＡ17の操作時
間であり、スタートからＴ1 の時間、系路13を通る加工
音回路の信号のレベルを絞り込むことを示している。時
間Ｔ1 の経過後には、信号レベルは十分に小さくなって
いる。時間Ｔ2 はメモリ素子４（図３参照）に取込まれ
た信号がシフトされて最終的に空になる最大遅延時間で
ある。この時間Ｔ2 の経過後にアクセスポインタの操作
時間Ｔ3 があり、ここでアクセスポインタの操作後、再
び時間Ｔ1 をかけて絞り込んだ信号レベルを徐々に上げ
て元の状態に復帰させる。ＶＣＡ20は、ＶＣＡ17ととも
に作動し、ディジタルリレー19のフィードバック量を変
化させる。
【００１４】このように本発明の回路では、信号のレベ
ルを絞り込んだ状態でアクセスポインタの操作を行なう
ので、そのとき音声信号が存在しても、これがノイズと
して現れないことになる。
ルを絞り込んだ状態でアクセスポインタの操作を行なう
ので、そのとき音声信号が存在しても、これがノイズと
して現れないことになる。
【００１５】
【発明の効果】本発明は、以上説明したように、入力端
子と出力端子との間を直結する原音回路と、入力端子と
出力端子との間に設けたディジタル遅延回路とを並列に
接続し、ディジタル遅延回路を通った信号を前記原音回
路の出力信号に混合するディジタル遅延方法において、
ディレイタイムを変えるときに同時に遅延回路に接続し
たアッテネータの利得を絞り込み、最大遅延時間の待機
後に前記アッテネータの絞りを徐々に解除していくこと
を特徴とするディジタル遅延回路の切換ノイズ防止方法
である。このように構成したことにより、アクセスポイ
ンタの操作時にノイズが生じないことになる効果があ
る。
子と出力端子との間を直結する原音回路と、入力端子と
出力端子との間に設けたディジタル遅延回路とを並列に
接続し、ディジタル遅延回路を通った信号を前記原音回
路の出力信号に混合するディジタル遅延方法において、
ディレイタイムを変えるときに同時に遅延回路に接続し
たアッテネータの利得を絞り込み、最大遅延時間の待機
後に前記アッテネータの絞りを徐々に解除していくこと
を特徴とするディジタル遅延回路の切換ノイズ防止方法
である。このように構成したことにより、アクセスポイ
ンタの操作時にノイズが生じないことになる効果があ
る。
【図１】本発明方法を説明するための回路図である。
【図２】図１のものの作動時間を説明するための説明図
である。
である。
【図３】ディジタル遅延回路の一般的な回路を示す回路
図である。
図である。
10 マイクロホン端子 11 マイクロホンアンプ 12，13 系路 14，18 端子 15 ＡＦアンプ 17，20 ＶＣＡ 19 ディジタルリレー
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力端子と出力端子との間を直結する原
音回路と、入力端子と出力端子との間に設けたディジタ
ル遅延回路とを並列に接続し、ディジタル遅延回路を通
った信号を前記原音回路の出力信号に混合するディジタ
ル遅延方法において、ディレイタイムを変えるときに同
時に遅延回路に接続したアッテネータの利得を絞り込
み、最大遅延時間の待機後に前記アッテネータの絞りを
徐々に解除していくことを特徴とするディジタル遅延回
路の切換ノイズ防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011399A JPH0511790A (ja) | 1991-01-07 | 1991-01-07 | デイジタル遅延回路の切換ノイズ防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011399A JPH0511790A (ja) | 1991-01-07 | 1991-01-07 | デイジタル遅延回路の切換ノイズ防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511790A true JPH0511790A (ja) | 1993-01-22 |
Family
ID=11776937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011399A Pending JPH0511790A (ja) | 1991-01-07 | 1991-01-07 | デイジタル遅延回路の切換ノイズ防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0511790A (ja) |
-
1991
- 1991-01-07 JP JP3011399A patent/JPH0511790A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6281821B1 (en) | Digital-to-analog converter with power up/down transient suppression and automatic rate switching | |
| JPH09130245A (ja) | ゲイン可変回路 | |
| US8155349B2 (en) | Muting control device, muting control method, and muting control program | |
| JP3889546B2 (ja) | レベル調整回路 | |
| US8300843B2 (en) | Sound effect circuit and processing method | |
| US6522278B1 (en) | Digital-to-analog converter with power up/down transient suppression and automatic rate switching | |
| US5216355A (en) | Electronic volume controller | |
| JPH0511790A (ja) | デイジタル遅延回路の切換ノイズ防止方法 | |
| US9025793B2 (en) | Audio signal processing circuit | |
| JPH0477093A (ja) | ハウリング防止機能を備えた音響装置 | |
| KR100196477B1 (ko) | A/d 변환기 | |
| WO2001052409A1 (en) | Soft mute circuit | |
| KR19990025250A (ko) | 자동 이퀄라이저 장치 | |
| JP2003017945A (ja) | ミューティング回路 | |
| JP3428149B2 (ja) | デジタル信号処理装置 | |
| JPH0629750A (ja) | ディジタル遅延回路の切換ノイズ防止方法 | |
| JP2011044909A (ja) | 音声処理装置およびその動作方法 | |
| US20070211910A1 (en) | Sound Volume Control Circuit, Semiconductor Integrated Circuit And Sound Source Device | |
| JP2901548B2 (ja) | １ｂｉｔＤＡＣの制御回路 | |
| JPH0125245B2 (ja) | ||
| JPH0561493A (ja) | 可変遅延装置 | |
| KR100539220B1 (ko) | 신호 왜곡을 최소화하는 디지탈 제어 방식의 아날로그 오디오 신호 처리 장치 | |
| JP2814685B2 (ja) | 音声切替装置 | |
| JPH11330881A (ja) | ダイナミックバスブースト回路 | |
| JP2000068768A (ja) | レベル制御回路 |