JPH05110392A - Integrated circuit provided with state latch circuit - Google Patents

Integrated circuit provided with state latch circuit

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JPH05110392A
JPH05110392A JP3267432A JP26743291A JPH05110392A JP H05110392 A JPH05110392 A JP H05110392A JP 3267432 A JP3267432 A JP 3267432A JP 26743291 A JP26743291 A JP 26743291A JP H05110392 A JPH05110392 A JP H05110392A
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Japan
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circuit
state
capacitor
potential
threshold voltage
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Application number
JP3267432A
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Japanese (ja)
Inventor
Makoto Hanawa
Masabumi Miyamoto
Osamu Nishii
Koichi Seki
Motonobu Tonomura
元伸 外村
正文 宮本
誠 花輪
修 西井
浩一 関
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Publication date
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Abstract

PURPOSE: To provide the integrated circuit provided with the hardware standby mode in which high speed operation is available and the circuit is in operation with a sufficiently small power consumption.
CONSTITUTION: The integrated circuit is provided with a state latch circuit comprising a capacitor 108 and a switch 107, and the charge of the capacitor 108 is kept by interrupting the switch 107 with a control signal when a main power supply is failed. The state latch circuit has CMOS circuits 102-106 and a threshold voltage of the MOS transistor(TR) being a component of the switch 107 is set higher than a threshold voltage of the MOS TR of the CMOS circuit. Since the threshold voltage of the CMOS circuits 102-106 is set to a low voltage, the high speed circuit operation is attained. On the other hand, the threshold voltage of the MOS TR of the switch element 107 is set to a high voltage, resulting in decreasing the leak current and the state latch characteristic is improved and the power consumption is reduced.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体集積回路に係り、 The present invention relates to relates to a semiconductor integrated circuit,
特にコンデンサとスイッチ素子とからなる状態保持回路を具備し、この状態保持回路がCMOS回路を含んだ半導体集積回路に関する。 In particular comprises a state holding circuit consisting of a capacitor and a switching element, the state holding circuit is a semiconductor integrated circuit including a CMOS circuit.

【0002】 [0002]

【従来の技術】CMOS回路については1989年に培風館から発行された「CMOS超LSIの設計」菅野卓雄監修、飯塚哲哉編の第8頁から第21頁、「2.2節 MOSトランジスタの特性」から「2.5節 スタティック型回路とダイナミック回路」の部分に記述されている。 For BACKGROUND OF THE INVENTION CMOS circuit has been issued from Baifukan in 1989 "CMOS ultra LSI design" Takuo Kanno supervision, the first 21 pages from the first page 8 of Tetsuya Iizuka, ed., "Characteristics of Section 2.2 MOS transistor" It is described in the section of "2.5 section static type circuit and dynamic circuit" from.

【0003】現在、高集積の半導体論理IC(集積回路)は主にCMOS回路、またBiCMOS回路を用いている。 [0003] Currently, high integration of semiconductor logic IC (integrated circuit) is mainly using a CMOS circuit, BiCMOS circuit. なお、BiCMOS回路とはMOSトランジスタとバイポーラトランジスタの両方を使用する回路であるが、BiCMOS回路の典型的使用形態は、CMOS Although the BiCMOS circuit is a circuit that uses both MOS transistors and bipolar transistors, typically used form of BiCMOS circuit, CMOS
回路の信号の負荷駆動能力を高めるためバイポーラトランジスタをバッファとして追加した形態である。 It is in a form to add a bipolar transistor as a buffer to increase the load driving capability of the circuit of the signal. 以下、 Less than,
CMOS回路について議論して行く。 We are going to discuss the CMOS circuit.

【0004】CMOS回路の特徴は、低消費電力であることは従来より良く知られている。 [0004] Features of the CMOS circuit, it is a low power consumption is well known in the art. CMOS論理回路が低消費電力動作に適する理由を、以下にCMOSインバータを例にとり説明する。 The reason why the CMOS logic circuit is suitable for low-power operation, will be described as an example a CMOS inverter below.

【0005】図2(a)は、公知のCMOSインバータの回路図である。 [0007] FIG. 2 (a) is a circuit diagram of a known CMOS inverter. CMOSインバータ回路201は、P CMOS inverter circuit 201, P
チャネル型MOSトランジスタ(以下PMOSトランジスタ、あるいは単にPMOSと略す)202と、Nチャネル型MOSトランジスタ(以下NMOSトランジスタ、あるいは単にNMOSと略す)203からなる。 Channel type MOS transistor (hereinafter PMOS transistor or simply referred to as PMOS,) and 202, N-channel type MOS transistor (hereinafter NMOS transistor or simply referred to as NMOS,) consisting of 203.

【0006】MOSトランジスタには、しきい電圧というパラメータがある。 [0006] MOS transistor, there is a parameter called the threshold voltage. しきい電圧はON状態とOFF状態の動作の境界点に関係する電圧であり、半導体の製造プロセスにより値をコントロールできる。 The threshold voltage is a voltage related to the boundary points of the operation of the ON and OFF states, it can control the value by a semiconductor manufacturing process. 現在のMOS Current MOS
トランジスタにおいて、PMOS202とNMOS20 In the transistor, PMOS202 and NMOS20
3の標準的なしきい電圧V thは0.8V(ボルト)である。 Standard threshold voltage V th of the 3 is 0.8 V (volts). 211は入力信号、212は出力信号である。 211 is an input signal, 212 is an output signal. インバータ201の機能は入力信号211の論理否定を出力信号212に出力することである。 Function of the inverter 201 is to output the logical negation of the input signal 211 to output signal 212.

【0007】PMOSの動作を端的に示すと、ゲート(図のG)端子が高電位(以下電位Hと称する)の時には、ドレイン(図のD)端子とソース(図のS)端子の間がOFF状態とよばれる、ほぼ絶縁状態になり、ゲート端子が低電位(以下電位Lと称する)の時には、ドレイン端子とソース端子の間がON状態とよばれる、ほぼ導通状態になる。 [0007] shows plainly the PMOS operation, when the gate (figure G) terminal (hereinafter referred to as potential H) high potential, the drain is between (figure D) (S in FIG.) And source terminals called OFF state, becomes substantially insulated, when the gate terminal is at low potential (hereinafter referred to as potential L) is between the drain and source terminals is called oN state, it becomes substantially conductive. 続いてNMOSの動作を端的に示すと、ゲートが電位Hの時には、ドレインとソースの間がON状態になり、ゲートが電位Lの時には、ドレインとソースの間がOFF状態になる。 In short showing the NMOS operation followed, when gate potential H is between the drain and the source becomes ON state, when the gate potential L is between the drain and the source becomes OFF state.

【0008】またPMOS、NMOSともゲートとドレインの間、またゲートとソースの間は十分な絶縁状態にある。 [0008] The PMOS, between the NMOS both the gate and the drain, also between the gate and the source is at a sufficient insulation state.

【0009】なお、PMOSのしきい電圧は典型的PM [0009] In addition, PMOS threshold voltage typically PM
OSで負になるように符号をとる流儀が多いが、本願中では今述べた流儀と逆の符号をとり、典型的PMOSのしきい電圧が正になる流儀を使用している。 Although many style to take the sign to be negative in OS, the in this application take the sign of the style and reverse just described, the threshold voltage of a typical PMOS is using positive going style. これはしきい値の大小の議論がNMOSとPMOSとで共通にするためである。 This is because the discussion of the threshold of large and small are in common to the NMOS and PMOS.

【0010】なおCMOSインバータ201は図2 [0010] The CMOS inverter 201 Figure 2
(b)のようにゲート表記される。 It is gated expressed as (b).

【0011】図3はCMOSインバータ201の入力信号の電位と、インバータ201の消費電流との関係を、 [0011] Figure 3 is a potential of the input signal of the CMOS inverter 201, the relationship between the consumption current of the inverter 201,
消費電流を対数表示してグラフ表示したものである。 It is a graphical representation of a logarithmic display the current consumption. ただし条件としてインバータ201の出力端212には何も負荷は接続していないとする。 However nothing load to the output terminal 212 of the inverter 201 as a condition is not to be connected. また電源電圧は2.5 The power supply voltage is 2.5
Vである。 A V.

【0012】図3の中で303はNMOSのしきい電圧0.8Vに等しい地点、304は電源電圧2.5VからPMOSのしきい電圧0.8Vを減じた1.7Vに等しい地点である。 [0012] point 303 in the equivalent to NMOS threshold voltage 0.8V 3, 304 is a point equal to 1.7V minus the PMOS threshold voltage 0.8V from the power supply voltage 2.5V. グラフの303よりも左側、また304 Left side of the 303 of the graph, also 304
よりも右側の領域では消費電流が少なくなっている。 Current consumption is low in the right-hand side of the area than.

【0013】点301では消費電流が10^(−11) [0013] The point 301 in the current consumption is 10 ^ (- 11)
A(アンペア)程度時わめて少ない(尚、本願ではx^ A (ampere) less Te because I at the time degree (It should be noted that, in the present x ^
yを「xのy乗」と読む)。 Read the "x to the power of y" and y). その理由はNMOS203 The reason for this is that NMOS203
のドレイン端子・ソース間がOFF状態となることによる。 Due to the fact that between the drain terminal and a source becomes the OFF state. 同様に点302でも消費電流が10^(−11)A Similarly point 302 even current consumption 10 ^ (- 11) A
程度時わめて少ないが、その理由はPMOS202のドレイン端子・ソース端子間がOFF状態となることによる。 Less Te because I during the degree, but the reason for this is due to the fact that between the drain terminal and a source terminal of PMOS202 becomes the OFF state.

【0014】CMOS論理回路においてほとんどの信号のとる値は信号遷移期間を除いては完全な電位Hか、完全な電位Lのいずれであり、信号値遷移期間以外はCM [0014] The value taken by most of the signal in CMOS logic circuits full potential H or except a signal transition period, where any of the full potential L, other than the signal value transition period CM
OSインバータの電流消費は図3に示したように極めて少ない。 Current consumption of the OS inverter is extremely small as shown in FIG. また、信号値遷移期間以外は電流消費が極めて少ないという性質はCMOSのインバータのみならずN Moreover, nature of other than the signal value transition period current consumption is extremely small, not only the CMOS inverter N
AND、NORといった多入力論理回路においても成立する。 AND, also established in the multi-input logic circuit such as NOR.

【0015】以上が、CMOS論理回路が低消費電力動作に適する理由である。 [0015] The above is the reason why CMOS logic circuit is suitable for low-power operation.

【0016】また、CMOS回路の遅延時間とMOSトランジスタのしきい電圧V thの間の関係については前述の「CMOS超LSIの設計」内の第111頁から第1 Further, the delay time and the MOS transistor of the above relationship between the threshold voltage V th of the first to p. 111 in "CMOS ultra LSI design" of the CMOS circuit
31頁、「4.3節 CMOS回路の遅延時間」の部分に説明がなされている。 31 pp., Described in the portion of the "delay in Section CMOS circuit 4.3" have been made. それによればMOSトランジスタの寸法、電源電圧Vcc、負荷容量Cを一定に保った場合、CMOSインバータ1段あたりの信号伝達遅延時間は、理論計算により、およそ(Vcc−V th )の2乗に反比例すると述べられている。 Dimensions of the MOS transistor according to which, when the power supply voltage Vcc, a load capacitance C kept constant, the signal transmission delay time per CMOS inverter one stage, by theoretical calculation, inversely proportional to the square of approximately (Vcc-V th) Then it is described. その結果により、CMOS By As a result, CMOS
回路の遅延時間を少なくするためにはしきい電圧V thを小さくした方がよい。 It is better to reduce the threshold voltage V th in order to reduce the delay time of the circuit.

【0017】また従来のCMOS論理回路の状態保持回路の構成例を図4に示す。 Further illustrating a configuration example of a state holding circuit of the conventional CMOS logic circuit in FIG. 図4はスタティックラッチと呼ばれるものである。 Figure 4 is called a static latch. 401−404はPMOSトランジスタ、405−408はNMOSトランジスタである。 401-404 PMOS transistor, 405-408 is an NMOS transistor. MOSトランジスタによって形成される回路41 Circuit formed by the MOS transistor 41
1、412はクロックドインバータ(以下、CIVと略す)とよばれる。 1,412 clocked inverter (hereinafter, abbreviated as CIV) called. また回路409はCMOSインバータである。 The circuit 409 is a CMOS inverter.

【0018】このラッチの動作を以下に示す。 [0018] showing the operation of the latch below. 423 423
(CKN)、424(CK)はともにクロック制御信号であり、論理的反転関係に保たれつつ制御される。 (CKN), 424 (CK) are both clock control signal is controlled while being kept at logical inverse relationship. 42 42
3(CKN)=電位L、424(CK)=電位Hの時には、CIV411はデータ入力信号421(IN)のインバータとしてはたらき、CIV412の出力はハイインピーダンス状態となるので、結果としてデータ出力信号422(OUT)は421(IN)の論理レベルに等しい。 3 (CKN) = when the potential L, 424 (CK) = potential H is, CIV411 acts as an inverter of the data input signal 421 (IN), the output of CIV412 becomes a high impedance state, the data output signal 422 as the result ( OUT) is equal to the logic level of 421 (iN).

【0019】また423(CKN)=電位H、424 [0019] 423 (CKN) = potential H, 424
(CK)=電位Lの時には、CIV411の出力はハイインピーダンス状態となり、CIV412は422(O (CK) = when potential L, the output of CIV411 becomes a high impedance state, CIV412 is 422 (O
UT)のインバータとしてはたらくので、CIV412 Since the work as an inverter of UT), CIV412
とインバータ409によって正のフィードバック回路が形成され1ビットの状態値を永久的に保持する。 A positive feedback circuit is formed by inverter 409 to hold 1 bit of the status value permanently. 状態は422(OUT)の電位、あるいはノード427の電位に対応している。 State corresponds to the potential of the potential or the node 427, the 422 (OUT).

【0020】なお、CIVのゲート記法を図5に示す。 [0020] In addition, Figure 5 shows the gate notation of CIV.
図5(a)のCIV411は、図5(b)のようにゲート表記される。 CIV411 in FIGS. 5 (a) is gated expressed as FIG. 5 (b).

【0021】また従来のCMOS論理回路の状態保持回路の別の構成例を図6に示す。 Further illustrating another configuration example of the state holding circuit of the conventional CMOS logic circuit in FIG. 図6はダイナミックラッチと呼ばれるものである。 6 is called a dynamic latch. 601はCIV、602はC 601 CIV, 602 are C
MOSインバータ、603はコンデンサである。 MOS inverter, 603 is a capacitor. コンデンサ603の容量は一例をあげると10^(−14)F Capacitance of the capacitor 603 way of example the 10 ^ (- 14) F
(ファラッド)である。 Is (farad).

【0022】このラッチの動作を以下に示す。 [0022] showing the operation of the latch below. 613 613
(CKN)、614(CK)はともに制御信号であり、 (CKN), 614 (CK) are both control signals,
論理的反転関係に保たれつつ制御される。 It is controlled while being kept at logical inverse relationship. 613(CK 613 (CK
N)=電位L、614(CK)=電位Hの時には、CI N) = when the potential L, 614 (CK) = potential H is, CI
V601はデータ入力信号611(IN)のインバータとしてはたらくので、結果としてデータ出力信号612 Since V601 serves as an inverter of the data input signal 611 (IN), a data output signal 612 as a result of
(OUT)は611(IN)に等しい。 (OUT) is equal to 611 (IN).

【0023】613(CKN)=電位H、614(:C [0023] 613 (CKN) = potential H, 614 (: C
K)=電位Lの時には、CIV601はハイ・インピーダンス状態となるので、その時は出力信号612(OU K) = when potential L, since CIV601 becomes a high-impedance state, then the output signal 612 (OU
T)はコンデンサ603に蓄積された電位値の否定を出力する。 T) outputs a negative potential values ​​stored in the capacitor 603. すなわちコンデンサ603に蓄積された電荷の大小が状態値に対応している。 That magnitude of the charge stored in the capacitor 603 corresponds to the state value.

【0024】コンデンサに蓄積された電荷はリーク抵抗によって徐々に放電するため、この状態保持時間には限界がある。 The charge accumulated in the capacitor to gradually discharged due to the leakage resistance, this state retention time is limited. 例えばリーク抵抗をR=10^11Ω(オーム)とすると、コンデンサの容量は先に述べたようにC For example, when the leak resistance and R = 10 ^ 11Ω (ohms), as the capacitance of the capacitor previously described C
=10^(−14)F(ファラッド)であり、状態保持限界時間tはおよそt=CR=10^(−3)秒、すなわち1ミリ秒である。 = 10 ^ (- 14) F a (farad), the state retention time limit t approximately t = CR = 10 ^ (- 3) seconds, i.e., 1 millisecond. しかし、たいていの応用例では制御信号613(CKN)、614(CK)はマイクロコンピュータ等のクロック信号が使用され、必要とされる状態保持時間は1ミリ秒よりも長くない。 However, most applications the control signal 613 (CKN), 614 (CK) is used clock signal such as a microcomputer, state retention time required is not longer than 1 millisecond. 例えばクロック周波数が10MHzの時には1クロックの半分、すなわち5.0×10^(−8)秒間状態を保持できれば十分である。 For example half of one clock clock frequency at the time of 10 MHz, i.e. 5.0 × 10 ^ (- 8) seconds condition is sufficient if hold.

【0025】また、別の従来技術として、論理集積回路の内部状態を保持しつつ、通常動作時よりも低消費電力の動作をさせる方法が「日経マイクロデバイス」199 Further, as another prior art, while maintaining the internal state of the logic integrated circuit, a method for the operation of lower power consumption than the normal operation, "Nikkei Microdevices" 199
0年10月号第90頁−第91頁に記載されている。 0 October No. 90, pp - are described on page 91. 上記文献によれば16ビットMPU (Micro Processing U According to the literature 16-bit MPU (Micro Processing U
nit)にCMOSのスタティック回路を用いることにより、動作可能なクロック周波数の下限を0(すなわちクロック停止)にまでさげたと述べられている。 By using the static circuit of the CMOS to nit), the lower limit of the operable clock frequency is stated to have lowered down to 0 (or clock stop). また動作クロック周波数と消費電流の間の関係がグラフに表示されている。 The relationship between the current consumption and operating clock frequency is displayed on the graph. また、電源電圧=3Vの条件下で、クロック停止時と8MHz(メガヘルツ)動作時の消費電流はそれぞれ5.0×10^(−5)A、3.5×10^(− Further, under the condition of the power supply voltage = 3V, the clock stopped and 8 MHz (megahertz) respectively operating current consumption 5.0 × 10 ^ (- 5) A, 3.5 × 10 ^ (-
2)Aであり前者は後者の約1000分の1程度となる。 2) an A former is about one thousandth about the latter.

【0026】上記文献にて示される動作クロック周波数と消費電流の間の関係のグラフは連続関数となっているため、グラフから読み取れる範囲の非常に低いクロック周波数で該16ビットMPUが動作すること、またクロック周波数低減を極限までおしすすめた状態がクロック停止であると推測できる。 [0026] Since the graph of the relationship between the operation clock frequency and consumption current shown in the above literature has a continuous function, that operation is the 16-bit MPU at very low clock frequency in the range that can be read from the graph, the state of skier pushes the reduced clock frequency to the limit can be assumed to be the clock stopped. その場合、該16ビットMP In that case, the 16-bit MP
Uは、そのクロックを停止した場合にも制御に必要な内部状態を保持しつづけていると考えられる。 U is considered to continue to hold the internal state required to control even if you stop the clock. またクロック停止時に消費電力が少ないのは、図3の説明で記したようにクロック停止時には内部信号値の遷移がまったく起こらないので、CMOS回路の消費電流が少ないことが最大の理由であると考えられる。 Also the power consumption at the time of the clock is stopped is small, so the transition of the internal signal value does not occur at all when clock stop as noted in the description of FIG. 3, it may supply current of a CMOS circuit is small is the largest reason It is.

【0027】このように内部の状態を保持したまま消費電力を低減する動作モードを、本願中ではハードウェア・スタンバイモードとよぶ。 [0027] The operation mode of reducing the power consumption while maintaining the internal state as referred to as hardware standby mode in the present application. クロック周波数を0にする、あるいは下げることはハードウェア・スタンバイモード実現のためのすぐれた一方法である。 The clock frequency to zero, or lowering is excellent one method for hardware standby mode implemented. また、現在のCMOSの論理集積回路のほとんどはクロック周波数を標準値より下げると消費電力が小さくなるので、これはすべて本願でいうハードウェア・スタンバイモードを潜在的に備えていると考えることができる。 Also, most of the logic integrated circuit current CMOS because the power consumption of the clock frequency lower than the standard value decreases, which is all the hardware standby mode referred to in the present application can be considered to comprise potentially .

【0028】ハードウェア・スタンバイモードを利用した低消費電力動作は、ソフトウェアが内部の状態をLS [0028] The low-power consumption operation using the hardware standby mode, the software is the interior of the state LS
Iの外部メモリに退避した後に内部ハードウェアの電源を切断し、再開時には退避情報を回復する電力低減方法に比べて、状態退避、回復の手順が不要であり、シンプルに実現できるという利点がある。 Power off the internal hardware after saving to the external memory of the I, at the time of restart than the power reduction method to recover the save information, status saving, recovery procedures are unnecessary, there is an advantage that it can be realized simply .

【0029】 [0029]

【発明が解決しようとする課題】上記の「従来の技術」 The object of the invention is to be Solved by the above "Background of the Invention"
の項でCMOSインバータを例にして述べたように、C Claim a CMOS inverter as described in the Examples of, C
MOS回路はそのMOSトランジスタのしきい電圧V th MOS circuit is the threshold voltage V th of the MOS transistor
が小さいほど高速動作する。 It operates at a high speed the smaller. しかしながら、V thを下げることは別の問題を生むことが本発明者等の検討により明らかとされた。 However, lowering the V th is that produces another problem has been revealed by the study of the present inventors. 以下に、これを説明する。 The following is a description of this.

【0030】図7に現在の標準的値よりも低いしきい電圧V th =0.2VのMOSトランジスタを用いたあるC [0030] There C using MOS transistors of low threshold voltage V th = 0.2V than the current standard values in FIG. 7
MOSインバータの入力信号の電位と、インバータの消費電流との関係を、消費電流を対数表示してグラフ表示したものである。 The potential of the MOS inverter of the input signal, the relationship between the consumption current of the inverter, is a graphical representation of the current consumption logarithmic. ただし図3の場合と同様にインバータの出力端212には何も負荷は接続していないとする。 However nothing load to the output terminal 212 of the case like the inverter of FIG. 3 is not to be connected.
また電源電圧は2.5Vである。 The power supply voltage is 2.5V.

【0031】図7の中で703はNMOSのしきい電圧0.2Vに等しい地点、704は電源電圧2.5VからPMOSのしきい電圧0.2Vを減じた2.3Vに等しい地点である。 [0031] 703 in Figure 7 is equivalent point to an NMOS threshold voltage 0.2V, 704 is a point equal to 2.3V minus the PMOS threshold voltage 0.2V from the power supply voltage 2.5V.

【0032】図7の中で入力信号が完全な電位L、また電位Hの時、701、702の点より消費電流が10^ The input signal in Figure 7 is full potential L, and when the potential H, the current consumption from the point of view of 701, 702 10 ^
(−6)Aであるとよみとれる。 (-6) read as the A. この電流値は図3において同じ条件の場合の値である10^(−11)Aに比べて10^5、すなわち10万倍大きい。 This current value is 10 ^ in a value for the same conditions 3 (- 11) 10 ^ 5, i.e. 100,000 times greater than the A. その理由はV The reason for this is that V
thを下げると、入力電位=0でのNMOSのOFF状態の絶縁度と入力電位=VccでのPMOSのOFF状態の絶縁度とが弱くなるためである。 Lowering the th, because the insulation of the NMOS of the OFF state of the input voltage = 0 and the degree of insulation of the PMOS of the OFF state of the input voltage = Vcc is weakened.

【0033】この事実は、図7のMOSトランジスタを用いた集積回路は信号値の遷移期間以外の消費電力が、 [0033] This fact, integrated circuits using MOS transistors in FIG. 7 is the power consumption other than the transition period of the signal values,
図5のMOSトランジスタを用いた場合のそれと比べ1 1 than that of the case of using a MOS transistor of FIG. 5
0^5倍程度大きいことに示している。 It shows that the 0 ^ 5 times greater.

【0034】前記「日経マイクロデバイス」の例ではC [0034] C is an example of the "Nikkei Microdevices"
MOS回路は信号の遷移期間以外は消費電流が十分小さいことがハードウェア・スタンバイモードの消費電力低減につながっていた。 MOS circuit except transition period signals that consumption current is sufficiently small which leads to reduced power consumption of the hardware standby mode. しかし、仮に高速動作の要請からしきい値電圧の低いMOSトランジスタを用いた集積回路では上述の「従来の技術」の項で述べたハードウェア・スタンバイ状態を実施した場合、消費電力低減の効果が十分に得られないと言う問題がある。 However, if the integrated circuit using a low MOS transistor threshold voltage the demand for high speed operation when carrying out the hardware standby state as described in the section of "conventional art" described above, the effect of reducing power consumption there is a problem that is not sufficiently obtained.

【0035】以上説明したように動作速度向上のためにMOSトランジスタのしきい電圧を下げると信号の遷移期間以外の消費電流が増大する問題は、特に電源電圧が低い場合に顕著な問題となる。 [0035] or more, the order of performance optimization as described lowers the threshold voltage of the MOS transistor signal current consumption transition period is increased problem is particularly significant problem when the power supply voltage is low.

【0036】以上より、本発明の目的は、高速動作が可能である一方、なおかつ十分小さな消費電力で動作するハードウェア・スタンバイモードを備える集積回路を提供することにある。 [0036] Accordingly, an object of the present invention, while it can operate at high speed, to provide an integrated circuit comprising a hardware standby mode operating yet a sufficiently small electric power consumption.

【0037】 [0037]

【課題を解決するための手段】上記の目的を解決するために本発明の代表的な実施形態によれば、コンデンサとスイッチ素子とからなる状態保持回路を具備し、主電源が切断された時に所定の電位に保たれる制御信号によって上記スイッチ素子を遮断することによって上記コンデンサに電荷を保持するように構成された半導体集積回路であって、上記状態保持回路の入力もしくは出力と上記スイッチ素子もしくは上記コンデンサとの上記コンデンサとの間に接続されたCMOS回路を有し、上記スイッチ素子を構成するMOSトランジスタのしきい電圧は上記CMOS回路のMOSトランジスタのしきい電圧より高く設定されてなることを特徴とする。 According to an exemplary embodiment of the present invention to solve the above object, according to an aspect of, comprising a state holding circuit consisting of a capacitor and a switching element, when the main power is disconnected a semiconductor integrated circuit that is configured to hold the charge in the capacitor by blocking the switching element by a control signal kept at a predetermined potential or the input or output and the switching element of the state holding circuit has a CMOS circuit that is connected between the capacitor and the capacitor, the threshold voltage of the MOS transistor constituting the switching element be set higher than the threshold voltage of the MOS transistor of the CMOS circuit and features.

【0038】 [0038]

【作用】状態保持回路のCMOS回路のMOSトランジスタのしきい電圧は低い電圧に設定されているため、このCMOS回路は高速動作が可能となる。 Since the threshold voltage of the MOS transistor of the CMOS circuit of the action The state holding circuit is set to a low voltage, the CMOS circuit is high-speed operation becomes possible. 一方、スイッチ素子を構成するMOSトランジスタのしきい電圧は高い電圧に設定されており、リーク電流が小さくなるので、状態保持特性が改善されるとともに消費電力を一層低減することが可能となる。 On the other hand, the threshold voltage of the MOS transistor constituting the switching element is set to a high voltage, since the leakage current is reduced, it is possible to further reduce power consumption with the state holding characteristics are improved.

【0039】以下に、本発明の具体的実施形態を説明する。 [0039] Hereinafter, specific embodiments of the present invention.

【0040】すなわち、半導体集積回路の中の保持すべき状態値のそれぞれにコンデンサを保持し、また集積回路の主電源を切断した時に所定の電位に設定される制御信号によって該コンデンサに接続されたスイッチ素子を制御する。 [0040] That is, holding the capacitor in each of the state values ​​to be held in the semiconductor integrated circuit, also connected to the capacitor by the control signal is set to a predetermined potential when cutting the main power supply of the integrated circuit to control the switch element. 集積回路の主電源を切断した時に、該制御信号を適切に設定することにより、該スイッチ素子をOF When cutting the main power supply of the integrated circuit, by appropriately setting the control signal, the switching element OF
F状態とすることができる。 It can be an F state. その時コンデンサに蓄積された電荷は保持されつづける。 Then the charge accumulated in the capacitor continues to be held. スイッチ素子の実現方法は任意であるが、高集積性と動作の確実性の点から、M Method for realizing a switching device is arbitrary, in terms of reliability of highly integrated and operate, M
OSトランジスタを用いことは好ましい選択である。 It used OS transistor is a preferred choice. ある場合にはコンデンサに接続されたスイッチ素子が複数個あり、そのすべてをOFF状態にした時のみ、電荷の保持が確実に行われる場合も考えられる。 There has plural switch elements connected to the capacitor when the all only when the OFF state, it is conceivable that the charge retention is ensured. また、ある場合はCMOSのNAND回路のNMOSトランジスタの接続方法にみられるようにスイッチ素子が直列接続してある場合など、直列接続されたスイッチ素子のいずれか1つのOFF状態とすることにより電荷の保持が確実に行われる場合も考えられる。 Further, CMOS NAND circuits of the NMOS transistor of the connection method switching element as seen in the case where there is a case that is connected in series, the charge by either one OFF states of the series connected switch elements If the holding is ensured also conceivable.

【0041】以上を統一して、カットMOS集合という概念を用いて整理する。 [0041] to unify the above, to organize using the concept of a cut MOS set. 該制御信号により制御された、 Controlled by the control signal,
いくつかのMOSトランジスタをOFFにすることにより該コンデンサの電荷の保持を可能とする時、そのMO When enabling the holding of electric charge of the capacitor by the OFF several MOS transistors, the MO
Sトランジスタの集合をカットMOS集合とよぶ。 Referred to as a cut MOS set a set of S transistor. この概念は以下の実施例を通じて理解されるであろう。 This concept will be understood through the following examples.

【0042】また回路の状態値を該コンデンサに格納する手段と、該コンデンサのそれぞれに蓄積された値を増幅し、増幅された値を該コンデンサに再度書き込む手段を設ける。 Further means for storing a state value of a circuit in the capacitor, and amplifies the accumulated values ​​for each of said capacitors, providing a means for writing the amplified value again to the capacitor. 本発明の好適な実施例においてはカットMO Cut MO in the preferred embodiment of the present invention
S集合に属するMOSは他のMOSトランジスタにくらべてしきい電圧V thが高いMOSトランジスタが使用される。 MOS belonging to the S set the threshold voltage V th compared to the other MOS transistor has a higher MOS transistor is used.

【0043】本発明を用いた集積論理回路においては主電源を切断するハードウェア・スタンバイモードが可能である。 [0043] In an integrated logic circuit to which the present invention can be hardware standby mode for cutting the main power. ハードウェア・スタンバイモード時には、まずコンデンサ上に論理値を保持する。 The hardware standby mode, first, to hold the logical value on the capacitor. その後カットMOS Then cut MOS
集合に属するMOSトランジスタがOFF状態になる。 MOS transistor is turned OFF state belonging to the set.
続いて該集積回路の主電源を切断する。 Followed by cutting the main power of the integrated circuit. コンデンサの値はカットMOS集合がOFF状態であるからリークしにくくなっていて、一定時間保持される。 The value of the capacitor is making it difficult to leak from the cut MOS set is in the OFF state, it is held fixed time. 主電源の切断中、ある周期をもって値の再書き込みをおこなう。 During the cutting of the main power supply, rewritten value with a certain period. この動作をリフレッシュとよび、その周期をリフレッシュ周期とよぶ。 This behavior is called refresh, referred to the period as the refresh cycle. リフレッシュ周期は集積回路の中の保持すべき状態値が失われないのに十分なように設定される。 Refresh cycle is set to be sufficient to avoid losing the status value to be held in the integrated circuit. リフレッシュ処理時には該コンデンサのそれぞれに蓄積された値を増幅し、増幅された値を該コンデンサに再度書き込む。 Amplifying a value stored in each of the capacitor at the time of refresh processing, it writes the amplified value again to the capacitor. リフレッシュ処理のためリフレッシュ周期ごとに電力消費があるが、リフレッシュ処理は全体からみればごく短時間である。 There is the power consumption for each refresh period for refreshing process, but the refresh process is extremely short when viewed from the whole.

【0044】本状態保持回路を用いると、集積回路の主電源をほとんどの時間切断しつつ、状態値を保持するハードウェア・スタンバイ動作を行うことができる。 [0044] With the present state holding circuit, while the main power supply of the integrated circuit is cut most of the time, it is possible to perform a hardware standby operation of holding the state value. 従って、従来の論理集積回路でみられたように、動作速度向上のためMOSトランジスタのしきい電圧V thを下げるとハードウェア・スタンバイモード時の電力消費低減効果が小さくなる問題が、本発明を用いることによって有効に低減できる。 Thus, as seen in the conventional logic integrated circuits, the power consumption reducing effect of the hardware standby mode lowering the threshold voltage V th of the MOS transistor, as a performance optimization decreases problems, the present invention It can be effectively reduced by using. 加えて、カットMOS集合のみMOS In addition, MOS only cut MOS set
トランジスタのしきい電圧V thを高くした場合には、ハードウェア・スタンバイモード内のリフレッシュ周期を長くすることができる。 If you increase the threshold voltage V th of the transistor can be made longer refresh cycle hardware standby mode within.

【0045】 [0045]

【実施例】図1に本発明の実施例による状態保持回路の一例を示す。 It shows an example of a state holding circuit according to an embodiment of the present invention DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Figure 1. 101が状態保持回路全体である。 101 is an overall state holding circuit. 回路1 Circuit 1
01は3個のCIV102、103、104、2個のインバータ105、106、1個のNMOSトランジスタ107、および1個のコンデンサ108を有する。 01 has three CIV102,103,104,2 two inverters 105,106,1 amino NMOS transistors 107 and one capacitor 108,.

【0046】また回路101は9本の端子をもつ。 [0046] The circuit 101 has a nine pin. 11 11
1(IN)はデータ入力信号で、112(OUT)はデータ出力信号で、113(CK1N)、114(CK 1 (IN) is a data input signal, 112 (OUT) is the data output signal, 113 (CK1N), 114 (CK
1)はCIV102のクロック制御信号であり、論理的反転関係に保たれつつ制御される。 1) is a clock control signal CIV102, is controlled while being kept at logical inverse relationship. 115(STR)は状態退避(ストア)用の制御信号である。 115 (STR) is a control signal for status save (store). 116(RC 116 (RC
LN)、117(RCL)は状態回復(リコール)用の制御信号であり論理的反転関係に保たれつつ制御される。 LN), 117 (RCL) is the control signal for the state recovery (recall) is controlled while being kept at logical inverse relationship. 118(CK2N)、119(CK2)はCIV1 118 (CK2N), 119 (CK2) is CIV1
03のクロック制御信号であり、論理的反転関係に保たれつつ制御される。 03 is a clock control signal is controlled while being kept at logical inverse relationship. コンデンサ108の電荷はノード1 It charges the capacitor 108 is node 1
21(D2)に蓄積される。 Is stored in 21 (D2). またコンデンサ108への電荷の蓄積はNMOS107によって制御される。 The accumulation of charge in the capacitor 108 is controlled by the NMOS107.

【0047】本実施例を通じてとくに指定のないMOS [0047] MOS otherwise specified throughout this Example
トランジスタの標準しきい電圧は0.2Vである。 Standard threshold voltage of the transistor is 0.2V. NM NM
OS107は標準のNMOSよりも高いしきい電圧0. OS107 higher threshold voltage than the standard NMOS 0.
8Vを使用している。 We are using the 8V. 図のNMOS107に波線を記してある。 It is noted the wavy line in NMOS107 of Fig. これは一般的記法ではないが、本願では他のN This is not a general notation, other N in this application
MOSよりも高いV thとなっていることを示す。 Show that has become a high V th than MOS. 標準しきい電圧0.2VのNMOSはCIV102、103、 Standard threshold voltage 0.2V is of NMOS CIV102,103,
105、インバータ105、106等のCMOSを構成するものであり、これらのCMOSのPMOSのしきい電圧も標準しきい電圧0.2Vとなっている。 105, it constitutes a CMOS, such as inverters 105, 106, PMOS threshold voltage of the CMOS is also a standard threshold voltage 0.2V.

【0048】CIV104は116(RCLN)、11 [0048] CIV104 is 116 (RCLN), 11
7(RCL)によって制御される。 It is controlled by 7 (RCL). 回路101は通常時にはスタティックラッチとしてはたらく。 Circuit 101 in a normal act as a static latch. そのときCI At that time CI
V102、103、インバータ105が機能する。 V102,103, inverter 105 to function. 通常時には状態は103、105の正のフィードバックによって保存され、状態値は112(OUT)とノード12 The normal state is saved by the positive feedback of 103,105, the state value 112 (OUT) and the node 12
0(D1)の電位に対応する。 Corresponding to the potential of 0 (D1).

【0049】また、スタンバイモード時にはノード12 [0049] In addition, the node is in standby mode 12
1に電荷を蓄積し、その電荷量によって状態を保持する。 Accumulating charges in 1, to hold the state by the amount of charge.

【0050】状態の退避は120(D1)の電位をNM [0050] The potential of saving of the state is 120 (D1) NM
OS107経由で121(D2)に伝えることにより達成される。 OS107 is achieved by transferring the 121 (D2) via. また状態の回復は121(D2)よりインバータ106、CIV104経由で120(D1)に伝達することにより達成される。 The recovery state is achieved by transmitting the 120 (D1) via the inverter 106, CIV104 than 121 (D2). また状態のリフレッシュは121(D2)よりインバータ106、CIV104経由で120(D1)に増幅しつつ伝達し、次いで120 The state of the refresh is transmitted while amplified 120 (D1) via the inverter 106, CIV104 than 121 (D2), followed by 120
(D1)の電位をNMOS107経由でノード121 Node 121 via NMOS107 the potential of (D1)
(D2)に伝えることにより達成される。 It is achieved by transmitting the (D2).

【0051】回路101のすべての電源は主電源より供給される。 [0051] All of the power supply of the circuit 101 is supplied from the main power supply.

【0052】それ以外の詳細な説明は、以下に動作タイミングを用いて説明する。 [0052] The other details of the description, will be described with reference to the operation timing below. なお、以下すべてのタイミング図で横軸は時間であり右側が時間の正の方向である。 In the following horizontal axis in all the timing diagram the time the right side is the positive direction of time.

【0053】図8は回路101の状態退避動作のタイミングを示している。 [0053] Figure 8 is a timing status save operation of the circuit 101.

【0054】801の期間では回路101は通常のクロック動作するスタティックラッチとして働いている。 [0054] 801 circuit 101 during a period of working as a normal static latch operating clock. 8
01の期間中113(CK1N)、114(CK1)、 01 during the period 113 (CK1N), 114 (CK1),
118(CK2N)、119(CK2)にはクロックが入力している。 118 (CK2N), it is input clock to the 119 (CK2). また115(STR)、117(RC The 115 (STR), 117 (RC
L)は電位Lに、116(RCLN)は電位Hに保たれる。 L) The potential L, 116 (RCLN) is kept to the potential H. そのため120(D1)の値は121(D2)に伝達されていない。 Therefore the value of 120 (D1) is not transmitted to the 121 (D2). またCIV104の出力はハイインピーダンス状態であり121(D2)の値は120(D The value of Yes 121 (D2) output CIV104 a high impedance state 120 (D
1)に影響しない。 It does not affect the 1).

【0055】802の期間で回路101は状態退避動作を行っている。 [0055] 802 circuit 101 in the period are performed status saving operations. 802の期間中、制御信号113、11 During 802 period, the control signal 113,11
4、118、119、116、117の設定によりCI CI by the setting of 4,118,119,116,117
V102、103、104のうち103のみがインバータとして動作し、103、105の正のフィードバックにより状態値120(D1)は保持されている。 103 only of V102,103,104 operates as an inverter, the status value 120 (D1) by a positive feedback 103, 105 is maintained. まずクロック113、114、118、119が停止する。 First clock 113,114,118,119 is stopped. ついで時刻804で115(STR)が電位Hになり、そのときNMOS107はON状態となるため120(D Then 115 (STR) is a potential H at time 804, then the NMOS107 is to become the ON state 120 (D
1)の値がNMOS107経由で121(D2)に伝達される。 Value of 1) is transferred to 121 (D2) via NMOS107. 伝達された結果の121(D2)の値を正確に述べると次のようになる。 More precisely stated values ​​of the transmitted results 121 (D2) is as follows. 120(D1)が電位Lのとき121(D2)も電位Lになる。 120 (D1) is 121 (D2) also to the potential L when the potential L. 120(D1)が電位Hのときは121(D2)は電位HからNMOS10 120 (D1) 121 (D2) when the potential H is the NMOS10 from the potential H
7のVthを差し引いた電位になる。 Made to the potential obtained by subtracting the 7 of Vth. ついで時刻805 Next time 805
で115(STR)が電位Lになり、そのときNMOS In 115 (STR) is turned to the potential L, the time NMOS
107はOFF状態となるため121(D2)に蓄積された値の保持が開始する。 107 holds the accumulated value to 121 (D2) for the OFF state is started. 時刻806に主電源が切れる。 The main power supply to the time 806 expires. 主電源が切れた後には信号111−114、116 After the main power supply is cut off the signal 111-114,116
−120の値は保証不能となる。 The value of -120 is a non-guaranteed. しかし115(ST But 115 (ST
R)の値は電位Lであることを外部より保証する。 The value of R) guarantees from the outside to be a potential L. その結果期間803においても121(D2)に蓄積された状態値は保持される。 Stored state value to be 121 (D2) is held in the result period 803.

【0056】図9に回路101の状態リフレッシュ動作のタイミングを示している。 [0056] shows a timing state refresh operation of the circuit 101 in FIG. 9. 期間901中、主電源は切れている。 In the period 901, the main power supply is turned off. 期間902がリフレッシュ処理である。 Period 902 is a refresh process. 時刻904に電源が入る。 Power to the time 904 to enter. 902の期間中、制御信号11 During 902 period, the control signal 11
3、114、118、119、116、117の設定によりCIV102、103、104のうち104のみがインバータとして動作し、121(D2)に保持された値がインバータ106、CIV104経由で120(D By setting 3,114,118,119,116,117 only 104 out of CIV102,103,104 operates as an inverter, 121 the value held in the (D2) is an inverter 106, CIV104 through at 120 (D
1)に与えられる。 Given to 1). 121(D2)上の信号値は、主電源切断中にリークのため弱められているが(正確に言えば保持開始時の値から若干H側、あるいはL側に電位のずれを起こしている)、インバータ106、CIV10 121 (D2) on the signal value of, (has caused the potential from the value at the start of holding Rather little H side or the L side shift) main although power is weakened because of leakage during cutting , inverter 106, CIV10
4に電圧増幅作用があり、120(D1)に与えられる値は完全な電位H、あるいは完全な電位Lになっている。 4 has a voltage amplifying function, the values ​​given to 120 (D1) is a complete potential H or complete potential L,.

【0057】ついで時刻905で115(STR)が電位Hになり、そのときNMOS107はON状態となるため120(D1)の値がNMOS107経由で121 [0057] Then 115 (STR) is a potential H at time 905, then the NMOS107 is a value of 120 (D1) for the ON state over the NMOS107 121
(D2)に再書き込みされる。 It is rewritten to (D2). ついで時刻906で11 Next time 906 11
5(STR)が電位Lになり、そのときNMOS107 5 (STR) is turned to the potential L, at that time NMOS107
はOFF状態となるため121(D2)に再蓄積された値の保持が開始する。 Retention of the re-accumulated value begins to 121 (D2) for the OFF state. 時刻907に主電源が切れ、期間903は期間803と同様の主電源切断期間となる。 Off the main power to the time 907, time 903 is the main power supply off period similar to the period 803.

【0058】リフレッシュは以上の手続きにより達成される。 [0058] refresh is achieved by the above procedure. 121(D2)に電荷の再書き込みが行われるため、リフレッシュを適当な周期で行うことにより、状態値をいつまでも保持できる。 For 121 re-writing of the charge in (D2) is performed, by performing refresh at an appropriate period, the state value indefinitely can hold.

【0059】図10は回路101の状態回復動作のタイミングを示している。 [0059] Figure 10 shows the timing of the state recovery operation of the circuit 101.

【0060】期間1001中、主電源は切れている。 [0060] In the period 1001, that the main power is turned off.

【0061】期間1002は状態回復動作を行っている。 [0061] period 1002 is doing the state recovery operation. 時刻1004に電源が入る。 Power to the time 1004 to enter. 1002の期間中、制御信号113、114、118、119、116、11 During the 1002 period, the control signal 113,114,118,119,116,11
7の設定によりCIV102、103、104のうち1 One of CIV102,103,104 by 7 settings
04のみがインバータとして動作し、121(D2)に保持された値がインバータ106、CIV104経由で120(D1)に与えられる。 Only 04 operates as an inverter, the value held in 121 (D2) is applied to 120 (D1) via the inverter 106, CIV104. 時刻1005で118 Time 1005 118
(CK2N)=電位L、119(CK2)=電位H、1 (CK2N) = potential L, 119 (CK2) = potential H, 1
16(RCLN)=電位H、117(RCL)=電位L 16 (RCLN) = potential H, 117 (RCL) = potential L
に切り替わる。 It switched to. この時点で時刻804の寸前と、状態値も等しく、制御信号の値も等しい。 And the verge of time 804 at this time, the state value is also equal, the value of the control signal is also equal.

【0062】期間1003は通常状態である。 [0062] period 1003 is a normal state. 再びクロックが信号113、114、118、119に入り、論理回路は期間801に引き続く動作を行う。 Again clock enters the signal 113,114,118,119, the logic circuit performs a subsequent operation in the period 801.

【0063】本発明を用いた別の状態保持回路の例を図11に示す。 [0063] Examples of another state hold circuit using the present invention shown in FIG. 11. 1101が状態保持回路全体である。 1101 is an overall state holding circuit. 回路1101は2個のCIV1102、1103、1個のインバータ1104、1個のNMOS1105トランジスタ、および1個のコンデンサ1106を有する。 Circuit 1101 has two CIV1102,1103,1 two inverters 1104,1 amino NMOS1105 transistors and one capacitor 1106.

【0064】また回路1101は7本の外部端子をもつ。 [0064] The circuit 1101 has an external terminal of seven. 1111(IN)はデータ入力信号である。 1111 (IN) is a data input signal. 111 111
2(OUT)はデータ出力信号である。 2 (OUT) is a data output signal. 1113(CK 1113 (CK
1N)、1114(CK1)はCIV1102のクロック制御信号であり、論理的反転関係に保たれつつ制御される。 1N), 1114 (CK1) is a clock control signal CIV1102, it is controlled while being kept at logical inverse relationship. 1115(ST−RC)は状態退避および回復用の制御信号である。 1115 (ST-RC) is a control signal for the state saving and restoring. 1116(CK2N)、1117 1116 (CK2N), 1117
(CK2)はCIV1103のクロック制御信号であり、論理的反転関係に保たれつつ制御される。 (CK2) is a clock control signal CIV1103, is controlled while being kept at logical inverse relationship.

【0065】コンデンサ1106の電荷はノード112 [0065] charge of the capacitor 1106 node 112
1(D2)に蓄積される。 It is stored in the 1 (D2). またコンデンサ1106への電荷の蓄積はNMOS1105によって制御される。 The accumulation of charge in the capacitor 1106 is controlled by NMOS1105. N
MOS1105のしきい電圧は回路1101内の他のN The threshold voltage of MOS1105 other N in the circuit 1101
MOSのしきい電圧よりも高い。 Higher than the MOS threshold voltage.

【0066】なお、コンデンサ1106の容量は、ノード1120(D1)に付加した素子と配線の容量の総和の3倍の容量値である。 [0066] Incidentally, the capacitance of the capacitor 1106, which is three times the capacitance value of the sum of the capacitance of the wiring and the element which is added to the node 1120 (D1).

【0067】回路1101のすべての電源は主電源より供給される。 [0067] All of the power supply of the circuit 1101 is supplied from the main power supply.

【0068】回路1101の状態退避、リフレッシュ、 [0068] status saving of the circuit 1101, refresh,
回復方法は回路101のそれと同様であるがいくつかの相違点がある。 The Recovery Method is similar in that it some differences in the circuit 101.

【0069】相違点の1つめは状態の回復はノード11 [0069] The first difference is that the recovery of the state node 11
21(D2)よりNMOS1105経由でノード112 21 node 112 via than NMOS1105 (D2)
0(D1)に伝達することにより達成されることである。 0 It is to be achieved by transmitting the (D1).

【0070】相違点の2つめは状態のリフレッシュ方法である。 [0070] The second difference is the state of the refresh method. 状態のリフレッシュはノード1121(D2) State of the refresh nodes 1121 (D2)
の電荷をNMOS1105経由で1120(D1)に伝達し、次いでその電荷の作用によって得られた電位を1 Transmits the charge to 1120 (D1) via NMOS1105, then 1 a potential obtained by the action of the charge
103と1104により形成されるフィードバックループで増幅し、最後に1120(D1)の電位をNMOS 103 and amplified by a feedback loop formed by 1104, NMOS finally the potential of 1120 (D1)
1105経由で1121(D2)に伝えることにより達成される。 1105 is achieved by transferring the 1121 (D2) via.

【0071】以下に回路1101の動作の詳細について説明する。 [0071] will be described in detail the operation of the circuit 1101 to below.

【0072】回路1101の状態退避動作の手順については図8と同様である。 [0072] The procedure status save operation of the circuit 1101 is the same as that shown in FIG.

【0073】すなわち制御信号1113(CK1N)、 [0073] In other words, the control signal 1113 (CK1N),
1114(CK1)、1116(CK2N)、1117 1114 (CK1), 1116 (CK2N), 1117
(CK2)は、それぞれ図8において同一名の信号11 (CK2), the signal of the same name in FIG. 8, respectively 11
3(CK1N)、114(CK1)、118(CK2 3 (CK1N), 114 (CK1), 118 (CK2
N)、119(CK2)が制御されたのとまったく同一の方法で制御される。 N), 119 (CK2) is controlled by controlled for exactly the same way. 制御信号1115(ST−RC) Control signal 1115 (ST-RC)
は図8において115(STR)が制御されたのと同一の方法で制御される。 The 115 (STR) in Figure 8 is controlled in the same manner as controlled. 1115(ST−RC)が電位H 1115 (ST-RC) is potential H
になると1121(D2)に電荷が蓄積され、その後1 Charges are stored becomes the 1121 (D2), the subsequent 1
115(ST−RC)が電位Lになる。 115 (ST-RC) is made to the potential L.

【0074】回路1101の状態リフレッシュ動作の手順を図12に示す。 [0074] illustrating the procedure of the state refresh operation of the circuit 1101 in FIG. 12.

【0075】期間1201で主電源は切れている。 [0075] The main power supply in the period 1201 has expired.

【0076】期間1202でリフレッシュ動作を行っている。 [0076] is doing a refresh operation in the period 1202. まず時刻1205で主電源が入る。 First, the main power is turned on at the time 1205. このとき制御信号1113、1114、1116、1117の設定によりCIV1102、1103はいずれもハイインピーダンス状態にある。 By setting the control signal 1113,1114,1116,1117 this time CIV1102,1103 are all in a high impedance state. この時点での1120(D1)の電位には特に意味はない。 No particular meaning to the potential of 1120 (D1) at this point. 時刻1206に1115(ST In time 1206 1115 (ST
−RC)が電位Hになる。 -RC) is made to the potential H. そのためNMOS1105がON状態となり1121(D2)に蓄積された電荷と1 Therefore NMOS1105 is accumulated in it 1121 (D2) an ON state charges and 1
120(D1)の電荷が電荷共有状態になる。 Charge of 120 (D1) is charge sharing state. コンデンサ1106の容量の方が1120(D1)に付加した容量より大きいので、1121(D2)に蓄積されていた電位に近い電位が1120(D1)、1121(D2) Since towards the capacitance of the capacitor 1106 is larger than the capacity added to the 1120 (D1), 1121 (D2) potential close to the potential accumulated in the can 1120 (D1), 1121 (D2)
の両方に与えられる。 It is given to both.

【0077】時刻1207に1116(CK2N)が電位Lに、1117(CK2)が電位Hになる。 [0077] time 1207 to 1116 (CK2N) is to the potential L, 1117 (CK2) is made to the potential H. これによりCIV1103はインバータとしてはたらき、110 Thus CIV1103 acts as an inverter, 110
3、1104により正のフィードバックが形成される。 Positive feedback is formed by 3,1104.
このフィードバック機構は1120(D1)の電位を増幅する。 This feedback mechanism amplifies the potential of 1120 (D1). すなわち1120(D1)がもし弱い電位Hにあるならば、それを完全な電位Hに引上げ、反対にもし弱い電位Lにあるならば、それを完全な電位Lに引下げる。 If namely 1120 (D1) is in if weak potential H, pulling it to the full potential H, if in if weak potential L Conversely, lower it to the full potential L. この増幅動作と同時に、増幅された値はNMOS1 The amplifying operation at the same time, the amplified values ​​NMOS1
105を経由して1121(D2)に伝えられる。 105 is transmitted to the 1121 (D2) via the.

【0078】時刻1208に1115(ST−RC)は電位Lとなる。 [0078] time 1208 to 1115 (ST-RC) becomes a potential L. NMOS1105はOFF状態となり1 NMOS1105 becomes the OFF state 1
121(D2)の電荷の保持が開始する。 121 charge retention of (D2) is started.

【0079】回路1101の状態回復動作の手順について説明する。 [0079] a description is given of the procedure of state recovery operation of the circuit 1101. 図12で説明したように1121(D2) As described in FIG. 12 1121 (D2)
に保持された値はリフレッシュ動作により1120(D 1120 held value by the refresh operation (D
1)に伝送することができる。 It can be transmitted to 1). 図12における1208 12 in 1208
の時点で再びクロックを信号1113、1114、11 Again signal the clock at the time of the 1113,1114,11
16、1117に与えればその後状態を退避した時点以降の動作を行えることは、回路101について図9、図10で行った説明との類似性より明らかである。 16,1117 to perform a time subsequent operation then retracted state be given is 9 the circuit 101, it is clear from the similarity to the description made in FIG.

【0080】以上の説明を通じ1115(ST−RC) [0080] Through the above description 1115 (ST-RC)
は状態保持を伴う主電源切断中、電位Lに保たれる。 During the primary power source is de-energized with the state holding is kept to the potential L.

【0081】本発明を用いたさらに別の状態保持回路の例を図13に示す。 [0081] Examples of yet another state hold circuit using the present invention shown in FIG. 13. 1301が状態保持回路全体である。 1301 is an overall state holding circuit. 回路1301は2個のCIV1302、1303、 Circuit 1301 two CIV1302,1303,
1個のインバータ1304、4個のNMOS1305、 One inverter 1304,4 pieces of NMOS1305,
1307、1308、1309および1個のコンデンサ1306を有する。 Having 1307,1308,1309 and one capacitor 1306.

【0082】NMOS1307、1308のゲート幅はともにNMOS1309のゲート幅の20倍である。 [0082] gate width of NMOS1307,1308 are both 20 times the gate width of NMOS1309.

【0083】また回路1301は7本の外部端子をもつ。 [0083] The circuit 1301 has an external terminal of seven. その外部端子は1311(IN)、1312(OU The external terminals 1311 (IN), 1312 (OU
T)、1313(CK1N)、1314(CK1)、1 T), 1313 (CK1N), 1314 (CK1), 1
315(ST−RC)、1316(CK2N)、131 315 (ST-RC), 1316 (CK2N), 131
7(CK2)であるが、その信号の意味するところは図11の7本の外部端子の同一名称の信号と同様であるので説明は省略する。 7 is a (CK2), description thereof is omitted because the meaning of the signal is the same as the signal of the same name of the seven external terminals of Figure 11.

【0084】コンデンサ1306の電荷はノード132 [0084] charge of the capacitor 1306 node 132
1(D2)に蓄積される。 It is stored in the 1 (D2). またコンデンサ1306への電荷の蓄積はNMOS1305によって制御される。 The accumulation of charge in the capacitor 1306 is controlled by NMOS1305. N
MOS1305のしきい電圧は回路1301内の他のN The threshold voltage of MOS1305 other N in the circuit 1301
MOSのしきい電圧より高い。 Higher than the MOS threshold voltage.

【0085】なお、コンデンサ1306の容量は、ノード1320(D1)に付加した素子と配線の容量の総和の10分の1の容量値である。 [0085] Incidentally, the capacitance of the capacitor 1306, a capacitance value of one tenth of the total volume of the added element and the wiring to the node 1320 (D1).

【0086】回路1301のすべての電源は主電源より供給される。 [0086] All of the power supply of the circuit 1301 is supplied from the main power supply.

【0087】回路1301の状態退避、リフレッシュ、 [0087] status saving of the circuit 1301, refresh,
回復手順は図11の回路1101のそれと同一である。 Recovery procedures are identical to that of the circuit 1101 of FIG. 11.

【0088】回路1301の回路1101との相違点は、状態のリフレッシュ、および回復時に1321(D [0088] The difference between the circuit 1101 of the circuit 1301, the state of the refresh, and at the time of recovery 1321 (D
2)に蓄積された電位はNMOS1307、1308経由で1320(D1)に与えられることにある。 The potential accumulated in 2) is to be given to the 1320 (D1) via NMOS1307,1308.

【0089】回路1301の状態のリフレッシュの動作タイミングは回路1101の場合と同一であるから、回路1101に対する説明図図12の制御信号を用いて説明する。 [0089] Since the operation timing of the state of the circuit 1301 refreshing is the same as in the circuit 1101 will be described with reference to the control signal of illustration Figure 12 for the circuit 1101. 制御信号は同一名称の信号に置きかえることによって読むことができる。 Control signal can be read by replacing the signal of the same name. 時刻1206に1315(S In time 1206 1315 (S
T−RC)が電位Hになる。 T-RC) is made to the potential H. もしコンデンサ1306に蓄積されていた状態値が電位Hならば、NMOS130 If the state value stored in the capacitor 1306 if the potential H, NMOS130
7、1308の両方がON状態となる。 Both of 7,1308 becomes the ON state. NMOS130 NMOS130
9もまたON状態となる。 9 also becomes the ON state. しかし先に記したNMOSのゲート幅に関する関係により、NMOS1307、13 But the relationship relates to a gate width of the NMOS that noted above, NMOS1307,13
08のパスの電流駆動能力はNMOS1309の電流駆動能力の10倍程度あるので、1320(D1)はほぼ電源電圧Vccに近い電位Hとなる。 Since the current driving capability of the path 08 is 10 times the current drive capability of NMOS1309, 1320 (D1) is a potential H nearly the power supply voltage Vcc.

【0090】もしコンデンサ1306に蓄積されていた状態値が電位Lならば、時刻1206に、NMOS13 [0090] If If the state values ​​that were stored in the capacitor 1306 is potential L, the time 1206, NMOS13
08がOFF状態であるため、NMOS1307、13 Since 08 is in the OFF state, NMOS1307,13
08経由で1320(D1)を電位Hに駆動するパスは機能しない。 08 paths to drive 1320 (D1) to the potential H via does not work. NMOS1309はON状態となり、13 NMOS1309 becomes the ON state, 13
20(D1)は電位Lとなる。 20 (D1) is the potential L.

【0091】以上の説明を通じ1315(ST−RC) [0091] Through the above description 1315 (ST-RC)
は状態保持を伴う主電源切断中、電位Lに保たれる。 During the primary power source is de-energized with the state holding is kept to the potential L.

【0092】本発明を用いたさらに別の状態保持回路の例を図14に示す。 [0092] Examples of yet another state hold circuit using the present invention shown in FIG. 14. 1401が状態保持回路全体である。 1401 is an overall state holding circuit. 回路1401は2個のCIV1412、1413、 Circuit 1401 two CIV1412,1413,
1個のインバータ1410、および1個のコンデンサ1 One inverter 1410, and one of the capacitor 1
411を有する。 With a 411.

【0093】CIV1412は2個のPMOS140 [0093] CIV1412 the two PMOS140
2、1403、2個のNMOS1406、1407からなる。 Consisting of 2,1403,2 pieces of NMOS1406,1407. またCIV1413は2個のPMOS1404、 The CIV1413 The two PMOS1404,
1405、2個のNMOS1408、1409からなる。 Consisting of 1405,2 pieces of NMOS1408,1409. そのうちPMOS1403、1405、NMOS1 Among them PMOS1403,1405, NMOS1
406、1408のしきい電圧は他のMOSトランジスタのしきい電圧より高い。 The threshold voltage of 406,1408 is higher than the threshold voltage of the other MOS transistor.

【0094】また回路1401は6本の外部端子をもつ。 [0094] The circuit 1401 has a six external terminals. その外部端子は1421(IN)、1422(OU The external terminals 1421 (IN), 1422 (OU
T)、1423(CK1N)、1424(CK1)、1 T), 1423 (CK1N), 1424 (CK1), 1
425(CK2N)、1426(CK2)であるが、その信号の意味するところは図11の外部端子のうち11 425 (CK2N), is a 1426 (CK2), is the meaning of the signal of the external terminal in FIG. 11 11
15(ST−RC)を除いた6本と同一名称の信号と同様であるので説明は省略する。 15 (ST-RC) is the same as the signal of six identical names excluding description is omitted.

【0095】コンデンサ1411の電荷はノード143 [0095] charge of the capacitor 1411 node 143
1(D1)に蓄積される。 It is stored in the 1 (D1).

【0096】回路1401の状態退避、リフレッシュ、 [0096] status saving of the circuit 1401, refresh,
回復方法は回路1101のそれと類似であるが、いくつかの相違点がある。 Although recovery method is similar to that of circuit 1101, there are some differences.

【0097】第1の相違点は、回路1401は回路11 [0097] The first difference is that the circuit 1401 circuit 11
01における状態退避および回復用の制御信号すなわち1115(ST−RC)を有しないことである。 That it does not have a control signal, that is 1115 for state saving and restoring (ST-RC) at 01.

【0098】第2の相違点は、回路1401では状態値を保持するノードとして、状態保持回路が通常動作時に状態値を保持するノードと同一のノード1431が使用されていることである。 [0098] The second difference is that the circuit as a node holding the 1401 in the state value, is that the same node 1431 and node state holding circuit for holding the state value during normal operation is used.

【0099】第3の相違点は、回路1401では状態を保持したまま主電源を切断している期間中、1423 [0099] The third difference is during the period of cutting the main power while maintaining the state in the circuit 1401, 1423
(CK1N)、1425(CK2N)は電位Hに、14 (CK1N), 1425 (CK2N) The potential H, 14
24(CK1)、1426(CK2)は電位Lに設定されることである。 24 (CK1), 1426 (CK2) is to be set to the potential L.

【0100】この設定により、主電源の切断中PMOS [0100] With this setting, during the cutting of the main power supply PMOS
1403、1405、NMOS1406、1408はすべてOFF状態となり、ノード1431の電位は保持される。 1403 and 1405, NMOS1406,1408 all turned OFF, the potential of the node 1431 is held. その他の点では回路1401は図11の回路11 Circuit 1401 otherwise the circuit 11 of FIG. 11
01と同様であり、それ以外の説明は省略する。 01 and is similar, the description of the other will be omitted.

【0101】本発明は、コンデンサ、集積回路の主電源を切断したときにも、電位H、あるいは電位Lに保たれる制御信号(ここでは特殊制御信号と略す)、カットM [0102] The present invention, capacitor, even when cutting the main power supply of the integrated circuit, (abbreviated as the special control signal in this case) the control signal is maintained at the potential H or potential L,, cut M
OS集合を含む。 Including the OS set. 以上に説明した各例につき、それらの対応を示す。 For each example described above, it indicates their correspondence.

【0102】図1に示した回路101では、コンデンサは108、特殊制御信号は115、カットMOS集合は107である。 [0102] In the circuit 101 shown in FIG. 1, the capacitors 108, special control signal 115, the cut MOS set is 107.

【0103】図11に示した回路1101では、コンデンサは1106、特殊制御信号は1115、カットMO [0103] In the circuit 1101 shown in FIG. 11, a capacitor 1106, a special control signal 1115, cut MO
S集合は1105である。 S set is 1105.

【0104】図13に示した回路1301では、コンデンサは1306、特殊制御信号は1315、カットMO [0104] In the circuit 1301 shown in FIG. 13, a capacitor 1306, a special control signal 1315, cut MO
S集合は1305である。 S set is 1305.

【0105】図14に示した回路1401では、コンデンサは1411、特殊制御信号は1423、1424、 [0105] In the circuit 1401 shown in FIG. 14, a capacitor 1411, a special control signal 1423,1424,
1425、1426、カットMOS集合は1403、1 1425,1426, cut MOS sets 1403,1
405、1406、1408である。 It is 405,1406,1408.

【0106】図15に回路101を用いた論理システムの図を示す。 [0106] shows a diagram of a logical system using the circuit 101 in FIG. 15. このシステムは4相クロック1521(T This system is a four-phase clock 1521 (T
1)、1522(T2)、1523(T3)、1524 1), 1522 (T2), 1523 (T3), 1524
(T4)を使用する。 Using the (T4). 4相クロックの内容を説明すると1521(T1)にデューティ比50%の矩形波のクロックを与え、1522(T2)、1523(T3)、1 In To explain the contents of the four-phase clock 1521 (T1) giving a clock of 50% duty cycle square wave, 1522 (T2), 1523 (T3), 1
524(T4)には1521(T1)を基準として、時間軸の向きにそれぞれ4分の1周期、4分の2周期、4 524 based on the 1521 (T1) to (T4), 1 cycle of each quarter in the direction of the time axis, two cycles of 4 minutes, 4
分の3周期遅れたクロックを与えるものである。 It is intended to give a minute of the third period delayed clock. 150 150
1、1504はランダムロジックの如き組み合わせ論理である。 1,1504 is such combinational logic of a random logic. 1502、1503、1505はそれぞれが、 1502,1503,1505 are, respectively,
図4に示すスタティックラッチを複数個含む。 Including a plurality of static latch shown in FIG. 1506 1506
は状態保持回路101の集合である。 Is a set of state holding circuit 101. このシステムの入力信号は1511、1512で、このシステムの出力信号は1513、1514である。 Input signals of the system in 1511 and 1512, the output signal of the system is 1513 and 1514. 1502内のラッチの制御信号1525は1521(T1)より作成される。 Control signal 1525 latches in 1502 may be created from 1521 (T1).
同様に1503内のラッチの制御信号1526は152 Control signal of the latch likewise in 1503 1526 152
2(T2)より作成される。 It is created from 2 (T2). 1504内のラッチの制御信号1527は1523(T3)より作成される。 Control signal 1527 latches in 1504 may be created from 1523 (T3). 15 15
07、1508、1509は入力クロックより論理的反転関係にある信号、すなわち図4の423(CKN)、 07,1508,1509 the signal is logically inverted with the input clock, i.e. 423 of FIG. 4 (CKN),
424(CK)を作成する機能をもつ。 With the ability to create a 424 (CK).

【0107】1506内の状態保持回路101の制御信号集合1528は、信号113、114、115、11 [0107] Control signal set 1528 of the state holding circuit 101 in 1506, the signal 113,114,115,11
6、117、118、119の集合と等しい。 Equal to the aggregate of 6,117,118,119. 1510 1510
は1524(T4)、スタンバイ信号である1529 The 1524 (T4), a standby signal 1529
(STBY)、状態退避制御信号である1530(ST (STBY), a state saving control signal 1530 (ST
ORE)から制御信号集合1524を作成する。 To create a control signal set 1524 from ORE).

【0108】本システムにおいて1501−1509の電源は主電源より供給される。 [0108] Power of 1501-1509 in this system is supplied from the main power supply. 1510の電源は副電源より供給される。 Power 1510 is supplied from the subsidiary power supply.

【0109】状態保持を伴う主電源切断中、状態は15 [0109] The main power OFF with state holding, state 15
06に保持されている。 It is held in 06. 図15の形式の論理システムでは、クロックの1周期のうちの1ヵ所のタイミングで情報を保持すれば主電源再投入後に再開することが可能である。 In formal logic system of FIG. 15, it is possible to resume after the main power is turned on again if hold information at a timing of one place of the one cycle of the clock.

【0110】 [0110]

【発明の効果】本発明に示された状態保持回路をノート型パソコンの如き情報処理装置に使用すると集積回路の主電源をほとんどの時間切断しつつ、バックアップ用補助電池で状態値を保持するハードウェア・スタンバイ動作を行うことができる。 While most of the time the main power supply of the integrated circuit using the state holding circuit shown in the present invention in such an information processing apparatus of a notebook PC cleavage according to the present invention, hard to hold the state value in the auxiliary battery backup it is possible to perform hardware-standby operation.

【0111】従来の論理集積回路でみられたように、動作速度向上のためMOSトランジスタのしきい電圧V th [0111] As seen in conventional logic integrated circuit, the threshold voltage V th of the MOS transistor, as a performance optimization
を下げるとハードウェア・スタンバイモード時の電力消費低減効果が小さくなる問題が、本発明を用いることによって有効に低減できる。 That decreasing the power consumption reduction effect during hardware standby mode is reduced problem can be effectively reduced by using the present invention.

【0112】加えて、カットMOS集合のみMOSトランジスタのしきい電圧V thを高くした場合には、ハードウェア・スタンバイモード内のリフレッシュ周期を長くすることができる。 [0112] In addition, in the case of a higher threshold voltage V th of the MOS transistor only cut MOS sets, it is possible to lengthen the refresh cycle of hardware standby mode within.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の状態保持回路の1番目の実施例の回路図である。 1 is a circuit diagram of a first embodiment of a state holding circuit of the present invention.

【図2】公知のCMOSインバータの回路図およびゲート記法である。 2 is a circuit diagram and a gate notation known CMOS inverter.

【図3】CMOSインバータ201の入力信号の電位と消費電流の関係を示したグラフである。 Figure 3 is a graph showing the relationship between potential and current consumption of the input signal of the CMOS inverter 201.

【図4】従来のCMOS状態保持回路の一例であるスタティックラッチである。 4 is a static latch which is an example of a conventional CMOS state holding circuit.

【図5】図4のクロックドインバータ411のMOSトランジスタの回路図とゲート記法である。 5 is a circuit diagram and a gate notation MOS transistor of the clocked inverter 411 in FIG.

【図6】従来のCMOS状態保持回路の一例であるダイナミックラッチである。 6 is a dynamic latch which is an example of a conventional CMOS state holding circuit.

【図7】しきい電圧の低いCMOSインバータの入力信号の電位と消費電流の関係を示したグラフである。 7 is a graph showing the relationship between potential and current consumption of the threshold voltage low CMOS inverter of the input signal.

【図8】図1の状態保持回路101の状態退避動作のタイミング図である。 8 is a timing diagram of the status saving operation of the state holding circuit 101 of FIG.

【図9】図1の状態保持回路101の状態リフレッシュ動作のタイミング図である。 9 is a timing diagram of the state refresh operation of the state holding circuit 101 of FIG.

【図10】図1の状態保持回路101の状態回復動作のタイミング図である。 10 is a timing diagram of a state recovery operation of the state holding circuit 101 of FIG.

【図11】本発明の状態保持回路の2番目の実施例の回路図である。 11 is a circuit diagram of a second embodiment of a state holding circuit of the present invention.

【図12】図11の状態保持回路1101の状態リフレッシュ動作のタイミング図である。 12 is a timing diagram of the state refresh operation of the state holding circuit 1101 of FIG. 11.

【図13】本発明の状態保持回路の3番目の実施例の回路図である。 13 is a circuit diagram of a third embodiment of a state holding circuit of the present invention.

【図14】本発明の状態保持回路の4番目の実施例の回路図である。 14 is a circuit diagram of a fourth embodiment of a state holding circuit of the present invention.

【図15】本発明の状態保持回路を用いた論理システムの構成図である。 It is a configuration diagram of a logic system using a state holding circuit of the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

101…状態保持回路、102,103,104…クロックドインバータ、105,106…インバータ、10 101 ... state holding circuit, 102, 103, 104 ... clocked inverters, 105 and 106 ... inverter, 10
7…しきい値の高いNMOSトランジスタ,108…コンデンサ、111…データ入力信号、112…データ出力信号、113,114,118,119…クロック信号、115…状態退避制御信号、116,117…状態回復制御信号、120,121…ノード 7 ... High NMOS transistor threshold, 108 ... capacitor, 111 ... data input signal, 112 ... data output signal, 113,114,118,119 ... clock signal, 115 ... status saving control signal, 116, 117 ... state recovery control signal, 120 and 121 ... node

───────────────────────────────────────────────────── フロントページの続き (72)発明者 外村 元伸 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関 浩一 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Tonomura MotoShin Tokyo Kokubunji Higashikoigakubo 1-chome 280 address Hitachi, Ltd. center within the Institute (72) inventor Koichi Seki Tokyo Kokubunji Higashikoigakubo 1-chome 280 address, Inc. Hitachi central Research Institute in

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】コンデンサとスイッチ素子とからなる状態保持回路を具備し、主電源が切断された時に所定の電位に保たれる制御信号によって上記スイッチ素子を遮断することによって上記コンデンサに電荷を保持するように構成された半導体集積回路であって、 上記状態保持回路の入力もしくは出力と上記スイッチ素子もしくは上記コンデンサとの上記コンデンサとの間に接続されたCMOS回路を有し、 上記スイッチ素子を構成するMOSトランジスタのしきい電圧は上記CMOS回路のMOSトランジスタのしきい電圧より高く設定されてなることを特徴とする半導体集積回路。 [Claim 1] comprising a state holding circuit consisting of a capacitor and a switching element, holding the charge in the capacitor by blocking the switching element by a control signal kept at a predetermined potential when the main power is disconnected a semiconductor integrated circuit configured to have a CMOS circuit that is connected between the capacitor and the input or output and the switching element or the capacitor of the state holding circuit, constitutes the switching element the semiconductor integrated circuit threshold voltage of the MOS transistor is characterized by comprising set higher than the threshold voltage of the MOS transistor of the CMOS circuit.
  2. 【請求項2】上記CMOS回路は上記コンデンサに格納された値を増幅し上記コンデンサに再び書き込むリフレッシュ動作を実行することを特徴とする請求項1記載の半導体集積回路。 Wherein said CMOS circuit is a semiconductor integrated circuit according to claim 1, wherein the performing the refresh operation to write back to the capacitor amplifies the value stored in the capacitor.
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