JPH05102549A - 集積化磁気抵抗センサ - Google Patents
集積化磁気抵抗センサInfo
- Publication number
- JPH05102549A JPH05102549A JP3258138A JP25813891A JPH05102549A JP H05102549 A JPH05102549 A JP H05102549A JP 3258138 A JP3258138 A JP 3258138A JP 25813891 A JP25813891 A JP 25813891A JP H05102549 A JPH05102549 A JP H05102549A
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- JP
- Japan
- Prior art keywords
- comparator
- terminal
- voltage
- shaping processing
- magnetoresistive element
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- Pending
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- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Measuring Magnetic Variables (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【目的】組み込み付加回路を直接接続できるようにし、
かつ低消費電流を実現する。また、間欠動作に対応す
る。 【構成】磁界が与えられると、強磁性体薄膜で形成され
たそれぞれ１０ｋΩ以上の抵抗値を有する４つの磁気抵
抗体１１〜１４をブリッジ状に接続した磁界抵抗素子部
１０が電圧を出力し、この電圧に応じて、磁気抵抗素子
部１０の接続点のうち＋非反転端子の電位より高く設定
されているしきい値レベルを持ちｎｐｎトランジスタ２
４が取り付けられているコンパレータ２１と、ヒステリ
シスを形成するための１．５ＭΩ以上の帰還抵抗２２を
有し、かつ帰還端子３４を独立させ出力としてＣＭＯＳ
インターフェイスを有し、さらにＣＨＳプロセスによっ
て形成されている波形整形処理回路部２０が電気信号を
出力する。間欠動作中においては、ＣＭＯＳインターフ
ェイスから、前回の出力レベルが帰還端子３４に入力さ
れ、コンパレータ２１にその情報を伝える。
かつ低消費電流を実現する。また、間欠動作に対応す
る。 【構成】磁界が与えられると、強磁性体薄膜で形成され
たそれぞれ１０ｋΩ以上の抵抗値を有する４つの磁気抵
抗体１１〜１４をブリッジ状に接続した磁界抵抗素子部
１０が電圧を出力し、この電圧に応じて、磁気抵抗素子
部１０の接続点のうち＋非反転端子の電位より高く設定
されているしきい値レベルを持ちｎｐｎトランジスタ２
４が取り付けられているコンパレータ２１と、ヒステリ
シスを形成するための１．５ＭΩ以上の帰還抵抗２２を
有し、かつ帰還端子３４を独立させ出力としてＣＭＯＳ
インターフェイスを有し、さらにＣＨＳプロセスによっ
て形成されている波形整形処理回路部２０が電気信号を
出力する。間欠動作中においては、ＣＭＯＳインターフ
ェイスから、前回の出力レベルが帰還端子３４に入力さ
れ、コンパレータ２１にその情報を伝える。
Description
【０００１】
【産業上の利用分野】本発明は回転検出や位置検出等に
用いられる強磁性体磁気抵抗素子と波形整形処理回路と
を同一チップ上に集積化した磁気抵抗センサに関し、特
に間欠動作可能で出力オープンコレクタ形成の波形整形
処理回路と集積化した磁気抵抗センサに関する。
用いられる強磁性体磁気抵抗素子と波形整形処理回路と
を同一チップ上に集積化した磁気抵抗センサに関し、特
に間欠動作可能で出力オープンコレクタ形成の波形整形
処理回路と集積化した磁気抵抗センサに関する。
【０００２】
【従来の技術】従来この種の集積化磁気抵抗センサは、
物体の回転量の検出や位置を検出するための検出装置等
に組み込まれて用いられている。従来の集積化磁気抵抗
センサとしては、たとえば１９９１年４月１５日、ジャ
ーナル・オブ・アプリケーション・フィジックス、第６
８巻、第８号（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６８（８），
１５ Ａｐｒｉｌ１ １９９１）に記載された、同一方
向に往復運動するような磁界を検出できることが特徴の
ものがある。
物体の回転量の検出や位置を検出するための検出装置等
に組み込まれて用いられている。従来の集積化磁気抵抗
センサとしては、たとえば１９９１年４月１５日、ジャ
ーナル・オブ・アプリケーション・フィジックス、第６
８巻、第８号（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６８（８），
１５ Ａｐｒｉｌ１ １９９１）に記載された、同一方
向に往復運動するような磁界を検出できることが特徴の
ものがある。
【０００３】図５は、従来の集積化磁気抵抗センサの一
実施例を示す等価回路図である。図５において集積化磁
気抵抗センサは、磁気抵抗素子部１と、Ｂｉｐｏｌａｒ
プロセスによる波形整形処理回路部２で構成される。さ
らに磁気抵抗素子部１０は、磁気抵抗体１１〜１４で構
成され、波形整形処理回路部２０は、コンパレータ２１
と拡散抵抗によって形成された帰還抵抗２２・セット抵
抗２３で構成されている。
実施例を示す等価回路図である。図５において集積化磁
気抵抗センサは、磁気抵抗素子部１と、Ｂｉｐｏｌａｒ
プロセスによる波形整形処理回路部２で構成される。さ
らに磁気抵抗素子部１０は、磁気抵抗体１１〜１４で構
成され、波形整形処理回路部２０は、コンパレータ２１
と拡散抵抗によって形成された帰還抵抗２２・セット抵
抗２３で構成されている。
【０００４】次に動作を説明する。磁気抵抗素子部１０
は、少なくとも１つの抵抗値が異なる４つの磁気抵抗体
１１〜１４を４つの接続点でブリッジ状に接続し、対向
する接続点に電源を付加すると、他の対向する接続点間
にオフセット電圧が発生する。磁界が与えられると前記
磁気抵抗素子部が電圧を出力し、前記磁気抵抗素子部か
らのオフセット電圧に基づくレベルより高く設定されて
いる検出レベルを持つ波形整形処理部２０が、この電圧
に基づくレベルを求めてこのレベルが前記検出レベルを
越えると信号を出力する。
は、少なくとも１つの抵抗値が異なる４つの磁気抵抗体
１１〜１４を４つの接続点でブリッジ状に接続し、対向
する接続点に電源を付加すると、他の対向する接続点間
にオフセット電圧が発生する。磁界が与えられると前記
磁気抵抗素子部が電圧を出力し、前記磁気抵抗素子部か
らのオフセット電圧に基づくレベルより高く設定されて
いる検出レベルを持つ波形整形処理部２０が、この電圧
に基づくレベルを求めてこのレベルが前記検出レベルを
越えると信号を出力する。
【０００５】
【発明が解決しようとする課題】この従来の集積化磁気
抵抗センサでは、波形整形処理回路部の出力形式がボル
テージフォロワタイプであったため、組み込み付加回路
を直接接続不可能であり、かつ低インピーダンスのた
め、消費電流が大きかった。また、この波形整形処理回
路部は間欠動作に対応できなかった。
抵抗センサでは、波形整形処理回路部の出力形式がボル
テージフォロワタイプであったため、組み込み付加回路
を直接接続不可能であり、かつ低インピーダンスのた
め、消費電流が大きかった。また、この波形整形処理回
路部は間欠動作に対応できなかった。
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るため、本発明の集積型磁気抵抗センサでは、波形整形
処理回路部を、組み込み付加回路を直接接続可能とする
手段としてオープンコレクタ型回路とし、間欠動作に対
応するため前回出力レベルをメモリするための手段とし
てヒステリシス形成用の帰還端子を独立させている。さ
らに、この波形整形処理回路部を低消費電力を実現する
ＣＨＳプロセスによって形成している。
るため、本発明の集積型磁気抵抗センサでは、波形整形
処理回路部を、組み込み付加回路を直接接続可能とする
手段としてオープンコレクタ型回路とし、間欠動作に対
応するため前回出力レベルをメモリするための手段とし
てヒステリシス形成用の帰還端子を独立させている。さ
らに、この波形整形処理回路部を低消費電力を実現する
ＣＨＳプロセスによって形成している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示す等価回路図であ
り、図２は、図１における磁気抵抗素子部１０を示す平
面図である。
る。図１は、本発明の一実施例を示す等価回路図であ
り、図２は、図１における磁気抵抗素子部１０を示す平
面図である。
【０００８】図２において各抵抗体１１〜１４のパター
ン折り返し部（斜線を施した部分）にはＡｕ膜などの導
体膜を形成してあるが、抵抗体１１の導体膜１９は間隔
ｄの分だけ他の抵抗体１２〜１４に比して長く設定し
て、磁界が作用していないときの端子１７の電位が端子
１８の電位より高くなるようにしてある。４つの磁気抵
抗体１１〜１４は、それぞれ１０ｋΩ以上の抵抗値を有
し、ブリッジ構成となっている。これら４つの磁気抵抗
体１１〜１４を備える磁気抵抗素子部１０の電源端子１
５が図１に示されるように電源端子３１に接続され、Ｇ
ＮＤ端子１６がＧＮＤ端子３３に接続されている。磁気
抵抗素子部１０の出力端子１７がコンパレータ２１のマ
イナス（−）端子に接続され、出力端子１８がコンパレ
ータ２１のプラス（＋）端子に接続されている。波形整
形処理回路部２０のコンパレータ２１は、マイナス
（−）端子とプラス（＋）端子とに入力される信号の波
形整形処理をするものである。すなわち、コンパレータ
２１は、マイナス（−）端子とプラス（＋）端子とに入
力される電圧の電位差を求める処理をする。そして、コ
ンパレータ２１には２つのスレッショルドレベルが設け
られており、電位差のレベルが第一のスレッショルドレ
ベルを越えると、コンパレータ２１は出力端子３２にハ
イレベルの信号を出力する。また、電位差のレベルが第
２のスレッショルドレベルを切ると、コンパレータ２１
はローレベルの信号を出力する。なお、コンパレータ２
１のマイナス（−）端子と前回出力レベルをメモリする
ためのＨin端子３４との間には、１．５ＭΩ以上のフィ
ードバック用の抵抗２２が取り付けられており、コンパ
レータ２１とＧＮＤ端子３３との間には、セット抵抗２
３が取り付けられている。また、コンパレータ２１には
ｎｐｎトランジスタ２４が取り付けられており、オープ
ンコレクタが出力端子３２となっている。
ン折り返し部（斜線を施した部分）にはＡｕ膜などの導
体膜を形成してあるが、抵抗体１１の導体膜１９は間隔
ｄの分だけ他の抵抗体１２〜１４に比して長く設定し
て、磁界が作用していないときの端子１７の電位が端子
１８の電位より高くなるようにしてある。４つの磁気抵
抗体１１〜１４は、それぞれ１０ｋΩ以上の抵抗値を有
し、ブリッジ構成となっている。これら４つの磁気抵抗
体１１〜１４を備える磁気抵抗素子部１０の電源端子１
５が図１に示されるように電源端子３１に接続され、Ｇ
ＮＤ端子１６がＧＮＤ端子３３に接続されている。磁気
抵抗素子部１０の出力端子１７がコンパレータ２１のマ
イナス（−）端子に接続され、出力端子１８がコンパレ
ータ２１のプラス（＋）端子に接続されている。波形整
形処理回路部２０のコンパレータ２１は、マイナス
（−）端子とプラス（＋）端子とに入力される信号の波
形整形処理をするものである。すなわち、コンパレータ
２１は、マイナス（−）端子とプラス（＋）端子とに入
力される電圧の電位差を求める処理をする。そして、コ
ンパレータ２１には２つのスレッショルドレベルが設け
られており、電位差のレベルが第一のスレッショルドレ
ベルを越えると、コンパレータ２１は出力端子３２にハ
イレベルの信号を出力する。また、電位差のレベルが第
２のスレッショルドレベルを切ると、コンパレータ２１
はローレベルの信号を出力する。なお、コンパレータ２
１のマイナス（−）端子と前回出力レベルをメモリする
ためのＨin端子３４との間には、１．５ＭΩ以上のフィ
ードバック用の抵抗２２が取り付けられており、コンパ
レータ２１とＧＮＤ端子３３との間には、セット抵抗２
３が取り付けられている。また、コンパレータ２１には
ｎｐｎトランジスタ２４が取り付けられており、オープ
ンコレクタが出力端子３２となっている。
【０００９】次に、本実施例の動作について説明する。
【００１０】本実施例である磁気センサの電源端子３１
とＧＮＤ端子３３との間に電源を接続し、また、電源端
子３１と出力端子３２の間にプルアップ抵抗を接続す
る。そして、図３（ａ）に示されるように周期的に着磁
された円盤状着磁体４１の近傍に、着磁周期ｌ＞着磁体
４１と磁気センサ４２の距離ｇとなるように配置する。
とＧＮＤ端子３３との間に電源を接続し、また、電源端
子３１と出力端子３２の間にプルアップ抵抗を接続す
る。そして、図３（ａ）に示されるように周期的に着磁
された円盤状着磁体４１の近傍に、着磁周期ｌ＞着磁体
４１と磁気センサ４２の距離ｇとなるように配置する。
【００１１】着磁体４１からの磁界が磁気センサ４２に
加えられていない状態、すなわち初期状態において、磁
気センサ４２の磁気抵抗素子部１０は図２に示されるよ
うな状態となっており、磁気抵抗体１１の抵抗値は、他
の磁気抵抗体１２〜１４の抵抗値より低くなっている。
このような磁気抵抗素子部１０の電源端子１５とＧＮＤ
端子１６との間に電源が加えられると、磁気抵抗素子部
１０の出力端子１５の電圧は、出力端子１８の電圧より
高くなり。すなわち、磁気抵抗素子部１０の調整により
初期オフセット電圧が設定されている。これらの電圧が
波形整形処理回路部２０のコンパレータに加えられ、コ
ンパレータ２１のマイナス（−）端子の電圧が、プラス
（＋）端子の電圧より高くなる。
加えられていない状態、すなわち初期状態において、磁
気センサ４２の磁気抵抗素子部１０は図２に示されるよ
うな状態となっており、磁気抵抗体１１の抵抗値は、他
の磁気抵抗体１２〜１４の抵抗値より低くなっている。
このような磁気抵抗素子部１０の電源端子１５とＧＮＤ
端子１６との間に電源が加えられると、磁気抵抗素子部
１０の出力端子１５の電圧は、出力端子１８の電圧より
高くなり。すなわち、磁気抵抗素子部１０の調整により
初期オフセット電圧が設定されている。これらの電圧が
波形整形処理回路部２０のコンパレータに加えられ、コ
ンパレータ２１のマイナス（−）端子の電圧が、プラス
（＋）端子の電圧より高くなる。
【００１２】一方コンパレータ２１には、図４に示され
るように、プラス側に第一のスレッショルドレベル１０
３が設定され、マイナス側に第２のスレッショルドレベ
ル１０４が設定されている。コンパレータ２１のマイナ
ス（−）端子の電圧が、プラス（＋）端子の電圧より高
いので、コンパレータ２１の処理により求められる電位
差のレベルは、マイナス側となり第２のスレッショルド
レベルより低くなる。したがって、コンパレータ２１
は、ｎｐｎトランジスタ２４にローレベルの信号を入力
する。
るように、プラス側に第一のスレッショルドレベル１０
３が設定され、マイナス側に第２のスレッショルドレベ
ル１０４が設定されている。コンパレータ２１のマイナ
ス（−）端子の電圧が、プラス（＋）端子の電圧より高
いので、コンパレータ２１の処理により求められる電位
差のレベルは、マイナス側となり第２のスレッショルド
レベルより低くなる。したがって、コンパレータ２１
は、ｎｐｎトランジスタ２４にローレベルの信号を入力
する。
【００１３】ローレベルの信号を入力されたトランジス
タ２４はＯＦＦし、オープンコレクタ３２はハイレベル
の信号を出力する。
タ２４はＯＦＦし、オープンコレクタ３２はハイレベル
の信号を出力する。
【００１４】次に、図３（ａ）に示される円盤状着磁体
４１を回転させることにより、磁気センサ４２に、図３
（ｂ）に示されるＡ及びＢの交番磁界が印加される。こ
のような状態において、磁気センサ４２にＡ方向に３０
Ｏｅ以上の磁界が印加される場合のみ磁気抵抗素子部１
０の抵抗値が変化して、コンパレータ２１のプラス
（＋）端子の電圧がマイナス（−）端子の電圧より高く
なる。
４１を回転させることにより、磁気センサ４２に、図３
（ｂ）に示されるＡ及びＢの交番磁界が印加される。こ
のような状態において、磁気センサ４２にＡ方向に３０
Ｏｅ以上の磁界が印加される場合のみ磁気抵抗素子部１
０の抵抗値が変化して、コンパレータ２１のプラス
（＋）端子の電圧がマイナス（−）端子の電圧より高く
なる。
【００１５】このような電圧がコンパレータ２１により
処理されて、図４に示される波形１０２が求められる。
波形１０２は、図３において磁気センサ４２にＡ方向の
磁界が印加される場合、第一のスレッショルドレベル１
０３を超え、それ以外の場合は、第２のスレッショルド
レベル１０４を切る。したがって、コンパレータ２１
は、波形１０４が第一のスレッショルドレベル１０３を
越えたとき、すなわち、磁気センサ４２にＡ方向の磁界
が与えられたとき、ハイレベルの信号をｎｐｎトランジ
スタ２４に入力する。
処理されて、図４に示される波形１０２が求められる。
波形１０２は、図３において磁気センサ４２にＡ方向の
磁界が印加される場合、第一のスレッショルドレベル１
０３を超え、それ以外の場合は、第２のスレッショルド
レベル１０４を切る。したがって、コンパレータ２１
は、波形１０４が第一のスレッショルドレベル１０３を
越えたとき、すなわち、磁気センサ４２にＡ方向の磁界
が与えられたとき、ハイレベルの信号をｎｐｎトランジ
スタ２４に入力する。
【００１６】ハイレベルの信号を入力されたトランジス
タ２４はＯＮし、オープンコレクタ３２はローレベルの
信号を出力する。
タ２４はＯＮし、オープンコレクタ３２はローレベルの
信号を出力する。
【００１７】なお、Ｈin端子３４は、間欠動作におい
て、前回の出力レベルを、組み込み付加回路であるマイ
コン（ＣＭＯＳ）から受け取り、コンパレータ２１にそ
の情報を伝える動作をする。
て、前回の出力レベルを、組み込み付加回路であるマイ
コン（ＣＭＯＳ）から受け取り、コンパレータ２１にそ
の情報を伝える動作をする。
【００１８】
【発明の効果】以上説明したように、本発明の集積化磁
気抵抗センサは、波形整形処理回路部をオープンコレク
タ型回路としたために、組み込み付加回路としてＴＴ
Ｌ，ＣＭＯＳだけでなく、接続するセンサに出力電流を
流す必要のあるセンサコントローラ等が直接接続可能と
なり、出力インターフェイスの面でより使いやすくする
ことができる。また、ｗｉｒｅｄ−ｏｒ等の回路構成も
可能なことから、複数のセンサを１システムとして使用
でき、より多様な利用形態を容易に実現できる。
気抵抗センサは、波形整形処理回路部をオープンコレク
タ型回路としたために、組み込み付加回路としてＴＴ
Ｌ，ＣＭＯＳだけでなく、接続するセンサに出力電流を
流す必要のあるセンサコントローラ等が直接接続可能と
なり、出力インターフェイスの面でより使いやすくする
ことができる。また、ｗｉｒｅｄ−ｏｒ等の回路構成も
可能なことから、複数のセンサを１システムとして使用
でき、より多様な利用形態を容易に実現できる。
【００１９】さらに、ヒステリシス形成用の帰還端子を
独立させたため、前回出力レベルをメモリでき、間欠動
作に対応できる。
独立させたため、前回出力レベルをメモリでき、間欠動
作に対応できる。
【００２０】一方、この波形整形処理回路部をＣＨＳプ
ロセスによって形成したため、低消費電力を実現でき
る、という効果がある。
ロセスによって形成したため、低消費電力を実現でき
る、という効果がある。
【図１】本発明の一実施例の等価回路図
【図２】図１に示される磁気抵抗素子部の形状を示す平
面図
面図
【図３】（ａ）は、着磁体と本発明による集積化磁気抵
抗センサの配置の一例を示す斜視図、（ｂ）は、（ａ）
の配置による集積化磁気抵抗センサに対する印加磁界方
向を示す図
抗センサの配置の一例を示す斜視図、（ｂ）は、（ａ）
の配置による集積化磁気抵抗センサに対する印加磁界方
向を示す図
【図４】図１におけるコンパレータ２１の出力波形図
【図５】従来の集積化磁気抵抗センサの一実施例の等価
回路図
回路図
１０ 磁気抵抗素子部 １１〜１４ 磁気抵抗体 ２０ 波形整形処理回路部 ２１ コンパレータ ２２ 帰還抵抗 ２３ セット抵抗 ２４ ｎｐｎトランジスタ ３１ 電源端子 ３２ 出力端子 ３３ ＧＮＤ端子 ３４ 帰還端子
Claims (1)
- 【請求項１】 少なくとも１つの抵抗値が異なる、強磁
性体薄膜で形成された４つの磁気抵抗素子を４つの接続
点でブリッジ状に接続し、対向する接続点より出力を取
り出す磁気抵抗素子部と、 前記磁気抵抗素子部の接続点のうちコンパレータの＋非
反転端子の電位より高く設定されているしきい値レベル
をもつ波形整形処理回路部とを有し、 前記磁気抵抗素子部と前記波形整形処理部とを同一チッ
プ状に集積化し、 磁界が与えられると前記磁気抵抗素子部が電圧を出力
し、前記波形整形処理回路部がこの電圧レベルに応じ
て、電気信号を出力する磁気抵抗センサにおいて、 ４つの磁気抵抗素子がそれぞれ１０ｋΩ以上の抵抗値を
有し、 前記波形整形処理回路部において、ヒステリシスを形成
するための１．５ＭΩ以上の帰還抵抗を有し、かつ帰還
端子を独立させ、出力としてＣＭＯＳインターフェイス
を有し、さらにＣＨＳプロセスによって形成されている
ことを特徴とする集積化磁気抵抗センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258138A JPH05102549A (ja) | 1991-10-04 | 1991-10-04 | 集積化磁気抵抗センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258138A JPH05102549A (ja) | 1991-10-04 | 1991-10-04 | 集積化磁気抵抗センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102549A true JPH05102549A (ja) | 1993-04-23 |
Family
ID=17316047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258138A Pending JPH05102549A (ja) | 1991-10-04 | 1991-10-04 | 集積化磁気抵抗センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102549A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08160115A (ja) * | 1994-12-07 | 1996-06-21 | Nec Corp | 磁気抵抗センサ |
| WO1997018479A1 (de) * | 1995-11-11 | 1997-05-22 | Robert Bosch Gmbh | Einrichtung zur fehlererkennung bei einem sensor |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| JP2019132791A (ja) * | 2018-02-02 | 2019-08-08 | ミネベアミツミ株式会社 | ひずみゲージ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229143A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 信号検出回路 |
| JPH02189484A (ja) * | 1989-01-18 | 1990-07-25 | Nec Corp | 磁気センサ |
-
1991
- 1991-10-04 JP JP3258138A patent/JPH05102549A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229143A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | 信号検出回路 |
| JPH02189484A (ja) * | 1989-01-18 | 1990-07-25 | Nec Corp | 磁気センサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980127 |