JPH0496569A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、例えばファクシミリ装置等において画素密度
変換を行う画像処理装置に関する。

［従来の技術］ 従来より、）Ｅ走査方向にＮビットのデータを記録して
ｌラインとし、前記ラインを副走査方向にＭライン記録
して２次元画像を形成するファクシミリの画像データを
取り扱う画像処理装置が知られている。

［発明が解決しようとする課題］ ところで、この種の装置において、本件出願人は、拡大
率に応しである特定の周期Ｈに注目画素の同一データを
挿入し、特定倍率の拡大画像データを得るとともに、さ
らにこの拡大画像データに対し、記録装置において濃度
補正を行う方法を提案している（特願平２−２８８４３
号）。

しかしながら、このような装置においては、送信装置側
で拡大処理した画像データを送信した場合、受信装置側
が画像処理機能を持たないファクシミリ装置である場合
には、相変わらず再生画像上に著しい画像劣化が見られ
た。

特に、反対色に挟まれた画素データを重複して挿入され
る画像においては、挿入部分が縦線または横線となって
再生画像」二に著しい画像劣化が見られた。

本発明は、画像劣化を生じることなく画像データを生成
することができる画像処理装置を提供することを特徴と
する。

［課題を解決する手段］ 本発明は、主走査または副走査方向に周期的に画像デー
タを挿入して、拡大画像データを生成する画像処理装置
において、注目画素の前後の色を比較する論理演算手段
を設け、反対色に挟まれた汁１−１画素については、１
１亥１１１１画素の反夕、１色を挿入するようにしたこ
とを特徴とする。

つまり、具体的には、拡大率に応じて、ある特定の周期
毎に主走査または副走査方向に白または黒の色を持つ画
素データＰｎを挿入して原画像データ（Ｐｎ−１、Ｐｎ
、Ｐｎ＋　Ｌ・−・）を拡大画像データ（Ｐｎ−１，Ｐ
ｎ、Ｐｎ、Ｐｎ＋１−）に拡大する場合に、挿入画素Ｐ
ｉの前後の色を比較して、Ｐｎ−１＝Ｐｎ＋１ｓＰｎの
時には、Ｐｉ＋Ｐｎ＋１　（＝Ｐｎ−１ｆ−Ｐｎ）なる
画素Ｐｉを挿入し、前記条件以外の時には、Ｐ　ｉ　＋
−Ｐ　ｎなる画素Ｐｉを挿入して、・−・Ｐ　ｎ　−１
、Ｐｎ、Ｐｉ、Ｐ　ｎ　＋　１−−−または−Ｐ　ｎ−
１、Ｐｉ、ＰｎＰ　ｎ　’＋　１−一・なる拡大画像デ
ータを得る。

［作用コ 本発明では、主走査または副走査方向に画像拡大用の画
像データを挿入する際に、反対色に挟まれた注目画素の
画像データを重複して挿入するタイミングにおいては、
Ｌ記汀１１画素の反対色を挿入するようにしたことから
、画一的に注目画素と同一・色のデータが重複されなく
なるので、挿入部分が縦線または横線となることを防１
１−でき、画像劣化を生じることなく拡大画像データを
生成することができる。

［実施例］ 第１図は、本発明の主走査方向の拡大を行う第１実施例
を示すブロック図である。また、第２図は、第１図にお
ける各信号を示すタイミングチャートである。

制御線１は、論理演算回路１２の制御入力（ＣＮＴ）と
ＯＲゲート４の入力Ｂとを接続し、画像データ挿入時に
、外部から１画素データ間論理“１°′が入力される。

ピットクロック線２は、ＯＲゲート４の入力Ａに接続さ
れ、外部からの１画素データ入力に対応したピットクロ
ックが入力され、また、画像処理結果のピットクロック
を出力するものである。

画像データ人力ｖｊ３は、記憶回路６のデータ入力と接
続され、ピントクロックと同期して画像データが入力さ
れる。

ＯＲゲー）・４は、入力Ａ、Ｂと出力Ｙを持ち、制御線
１とピットクロック線２の２つの入力条件の論理オアを
取り、出力Ｙからシフトクロック線５を介して記憶回路
６〜８にシフトクロックを出力し、入力Ｂへ入力される
制御６ｉからの入力が論理“１′′の時、シフトクロッ
クを停止する。

記憶回路６は、画像データ入力線３から入力された画像
データを、シフトクロック線５から入力されたシフトク
ロックの立ちｊ−かりエツジに同期して取り込み、出力
ＱからＰｎ＋ｌ線１１線用１する。

記憶回路７は、Ｐｎ＋１線１１から入力された画像デー
タをシフトクロック線５から入力されたシフトクロック
の立ち」−がリエッジに同期して取り込み、出力Ｑから
Ｐｎ線１０に出力する。

記憶回路８は、Ｐｎ＋１線１０から入力された画像デー
タをシフトクロック線５から入力されたシフトクロック
の立ち上がりエツジに同期して取り込み、出力ＱからＰ
ｎ−１線９に出力する。

Ｐｎ−１線９は、記憶回路８の出力Ｑと、論理演算回路
１２のＰｎ−１人力およびセレクタ１４の入力Ｂとを接
続する。

Ｐｎ線１０は、記憶回路７の出力Ｑと、論理演算回路１
２のＰｎ入力およびセレクタ１４の入力Ａとを接続する
。

Ｐｎ＋１線１１は、記憶回路６の出力Ｑと、論理演算回
路１２のＰｎ＋１人力とを接続する。

論理演算手段工２は、ＣＮＴ、Ｐｎ＝１．Ｐｎ、Ｐｎ＋
１人力と、演算結果出力Ｙとを持ち、ＣＮＴ＝１、かつ
、Ｐｎ−１＝Ｐｎ＋１≠ＰｎＯ時、Ｙ＝１をセレクト線
１３に出力する。

セレクト線１３は、論理演算回路１２の出力Ｙとセレク
タ１４のセレクト人力Ｓとを接続する。

セレクタ１４は、データ人力Ａ、Ｂとセレクト人力Ｓと
、データ出力Ｙとを持ち、Ｓ＝０のときＹ＝Ａを、Ｓ＝
１のときＹ＝Ｂを、ビットクロックに同期した画像処理
結果データとして画像データ出力線１５に出力する。

次に、上記構成において、主走査方向に拡大した画像デ
ータを生成する場合の動作について説明する。

通常、等焙処理時においては、外部から制御人力１に入
力される信号は、論理０パであり、シフトクロック線５
には、ＯＲゲート４を経由してビットクロック線２から
のピッ）・クロックが入力され、画像データ入力線３か
ら入力された画像データは、シフトクロック線５から入
力されたクロックの立ち上がりエツジに同期して、記憶
回路６から記憶回路７．８へと順次シフトされる。

論理演算回路工２の出力Ｙは、制御線ｌからの人力によ
りＣＮＴ入カー０である間、Ｙ＝０が出力されている。

従って、セレクタ１４は、Ｓ入カー〇である条件から、
Ｐｎ線１０を経由して、入力Ａに接続された記憶回路７
の値を選択し、出力線１５に出力する。

」皿子動作が繰り返され、ビットクロックに同期して、
出力線１５から画像処理データが出力される。

ここで、記憶回路６の出力ＱにはＰｎ＋１番１１のデー
タが、記憶回路７の出力ＱにはＰｎ番１１のデータが、
記憶回路８の出力ＱにはＰｎ−１番目のデータがそれぞ
れ出力されている時、１画素の挿入を示す論理“１°゛
の信号が外部から制御線１に入力されると、ＯＲゲーｌ
−４の入力Ｂに論理“１パが入力され、ＯＲゲート４の
出力Ｙは論理”　ｔ　”を出力し、シフトクロックが停
止１−することにより、記憶回路６〜８は停止する。そ
して、前記動作と並行して制御線ｌに接続された論理演
算回路１２の入力ＣＮＴは、論理゛ｌ”となり、論理演
算回路１２の出力Ｙは、ＣＮＴ＝　１、かつＰｎ−１＝
Ｐｎ＋１≠Ｐｎの条件に従って決定され、セレクト線１
３を通してセレクタ１４の入力Ｓに入力される。

つまり、挿入画素Ｐｉは、注目画素Ｐｎの前後の画素が
反対色の時、論理演算回路１２の出力Ｙは、論理”１パ
を出力し、注目画素Ｐｎと反対色であるＰｎ−１の画素
を挿入し、前記以外の場合には、Ｐｎを挿入することに
なる。

続いて次のサイクルにおいて、制御線ｌに論理”　ｏ　
”が入力され、シフトクロ・ンクの立ち七がりエツジが
入力されるまで、記憶回路６の出力Ｑにはｐｎ＋１番目
のデータが、記憶回路７の出力ＱにはＰｎ番口のデータ
が、記憶回路８の出力ＱにはＰｎ−１番目のデータが出
力される。

従って、セレクタ１４は、入力Ａを選択し、Ｐｎが出力
される。

以］二のようにして、原画像データ列（・・・Ｐｎ−１
，Ｐｎ、Ｐｎ＋１−）（７）ある特定周期毎に、前記論
理演算回路１２の論理に従って、画素データＰｉを挿入
することにより、拡大画像データ（・・・Ｐｎ−１、Ｐ
ｉ、Ｐｎ、Ｐｎ＋１・・・）を得ることかできる。

第３図は、本発明の副走査方向の拡大を行う第２実施例
を示すブロック図である。また、第４図は、第３図にお
ける各信号を示すタイミングチャートである。

制御線２１は、記憶回路２６〜２８の人力Ｓと論理演算
回路３２のＣＮＴ入力に接続され、ｌラインの画像デー
タライン挿入時に、外部から論理“１　”が入力される
。

ビットクロック線２からは、第１実施例で説明したビー
７トクロツクが人力される。画像データ人力線３からは
、第１実施例で説明した画像データが入力される。

記憶回路２６は、データ人力Ａ、Ｂ、セレクト人力Ｓを
持つセレクタ、ビ・ントクロツク人力ＣＫ、１９４７分
のシフトレジスタ、データ出力Ｑを持ち、ビ・ントクロ
・ンクの立ちＩ−がリエツジ番二同期して、セレクト人
力Ｓ−Ｏの時、画像データ入力線３から入力Ａに入力さ
れた画像データを１１「１次取り込みながら、シフトレ
ジスタに記憶されたｌライン前のデータを出力ＱからＬ
ｎ＋１線３１線用１する。

また、記憶回路２６は、セレクト入力Ｓ＝１の時、Ｌ　
ｎ　＋　１　線３１から入力Ｂに入力された画像データ
を順次取り込みながら、シフトレジスタに記憶されたｌ
ライン前のデータを出力ＱがらＬｎ＋１線３１線用１す
る。

記憶回路２７は、記憶回路２６と同様に、セレクト入力
５＝Ｏ（７）時、Ｌｎ＋１線３１線用１力Ａに入力され
た画像データを順次取り込みながら、シフトレジスタに
記憶された１ライン前のデータを出力ＱからＬｎ線３０
に出力し、セレクト入力Ｓ＝１の時、Ｌｎ＋　１線３０
から入力Ｂに入力された画像データを順次取り込みなが
ら、シフトレジスタに記憶された１ライン前のデータを
出力ＱからＬｎ線３０に出力する。

記憶回路２８は、記憶回路２６と同様に、セレクト入力
Ｓ＝Ｏの時、Ｌｎ＋１線３０から入力Ａに入力された画
像データを順次取り込みながら、シフトレジスタに記憶
されたｌライン前のデータを出力ＱからＬｎ−１線２９
に出力し、ヤレグト入力ｓ＝ｉの詩、Ｌ　ｎ　−１！１
２９から入力Ｂに人力された画像データを順次取り込み
ながら、シフトレジスタに記憶されたｌライン前のデー
タを出力ＱからＬｎ−１線２９に出力する。

Ｌｎ−１線２９は、記憶回路２８の出力Ｑと、論理演算
回路３２のＬｎ−１人力およびセレクタ３４の入力Ｂと
を接続する。

Ｌｎ線３０は、記憶回路２７の出力Ｑと、論理演算回路
３２のＬｎ入力およびセレクタ３４の入力Ａとを接続す
る。

Ｌｎ＋１線３１線用１憶回路２６の出力Ｑと、論理演算
回路３２のＬｎ＋１人力とを接続する。

論理演算回路３２は、ＣＮＴ、Ｌｎ−１、ＬｎおよびＬ
ｎ＋１人力と、演算結果出力Ｙとを有し、ＣＮＴ＝１か
つＬｎ−１＝Ｌｎ＋ｌ≠Ｌｎ（７）時、Ｙ＝１をセレク
ト線３３に出力する。

セレクト線３３は、論理演算回路３２の出力Ｙとセレク
タ３４の出力Ｓに接続されている。

セレクタ３４は、データ人力Ａ、Ｂと、セレノト入力Ｓ
と、出力Ｙとを持ち、Ｓ＝０のときＹ＝Ａを、Ｓ＝１の
ときＹ＝Ｂを出力する。

画像データ出力線３５から、画像処理結果データが、ビ
ットクロックに同期して出力される。

次に、−４二記構成において、副走査方向に拡大した画
像データを生成する動作を説明する。

通常、等倍のライン処理時においては、外部から制御線
２１へ論理“０゛が入力され、記憶回路２６〜２８のデ
ータ入力は、各々人力Ａが選択され、ビットクロックの
立ち」−がりエツジに同期して、記憶回路２６は、画像
データ入力線３からの画像データを順次１ライン分取り
込みながら、シフトレジスタに記憶されたｌライン前の
データを出力ＱからＬｎ＋１線３１線用１する。

記憶回路２７は、記憶回路２６の出力であるＬｎ＋１線
３１線用１力Ａに入力された画像データを順次ｌライン
分取り込みながら、シフトレジスタに記憶された１ライ
ン前のデータを出力ＱからＬｎ線３０に出力する。

記憶回路２８は、記憶回路２７の出力であるＬｎｆｉ３
０から入力Ａに入力された画像データを順次ｌライン分
取り込みながら、シフトレジスタに記憶されたｌライン
前のデータを出力ＱからＬｎ−１線２９に出力する。

また、論理演算回路３２は、制御線２１を経由して、Ｃ
ＮＴ入力に論理“０″が人力されることにより出力Ｙに
は論理“０”が出力ネれる。

セレクタ３４は、セレノＩ・線３３を経由して人力Ｓに
論理“０”′が人力されることにより、人力Ａを選択し
、Ｌｎ線３０を経由して入力された記憶回路２７の出力
画素データを出力Ｑから出力線１５へ出力する。

上記動作が繰り返され、ビットクロックに同期して出力
線１５から各ラインの画像データが出力される。

ここで記憶回路２６の出力Ｑには、Ｌｎ＋　１ライン目
のデータが、記憶回路２７の出力ＱにはＬｎライン目の
データが、記憶回路２８の出力ＱにはＬｎ−１ライン目
のデータが、それぞれ出力されている状態で、ある特定
の周期毎にデータラインの挿入を示す信号として、論理
°“ｌ”が、外部から制御線２１に入力されると、記憶
回路２６〜２８の入力Ｓには、論理“ｌ”が入力される
ことにより、記憶回路２６〜２８は、各々入力Ｂからの
入力を選択し、入力されたピットクロックの立ち上がり
エツジに同期して、１ラインサイクルの間、記憶回路２
６はＬｎ＋１線３１から入力Ｂに入力されたＬ＋１ライ
ン１１の画像データを順次取り込みながら、シフトレジ
スタに記憶されたＬ＋１ラインＨのデータを出力Ｑから
Ｌｎ＋１線３１に出力する。

また、記憶回路２７はＬｎ線３０から入力Ｂに入力され
たＬ＋１ライン目の画像データを順次取り込みながら、
シフトレジスタに記憶されたＬ１ライン１１のデータを
出力ＱからＬｎ線３０に出力する。さらに、記憶回路２
８はＬｎ−１線２９から入力Ｂに入力されたＬ−１ライ
ン目の画像データを順次取り込みながら、シフトレジス
タに記憶されたＬ−１ライン目のデータを出力ＱからＬ
ｎ−１線２９に出力する。

また、前記動作と並行して、制御線２１に論理゛ｌ　”
の（ｔｒ　’ｊが１ライン間人力されると、論理演算回
路３２のＣＮＴ入力は論理“ｌ”となり、演算回路３２
の出力Ｙは、ＣＮＴ＝１かつＬｎ−１＝Ｌｎ＋１ｆ−Ｌ
ｎの条件に従って決定され、セレクト線３３を通してセ
レクタ３４の入力Ｓに入力される。つまり、挿入ライン
の各画素Ｌｉは、注目ラインの各画素Ｌｎの前後の画素
が反対色の時、論理演算回路３２の出力Ｙは論理°“１
　”を出力し、注目ラインの各画素Ｌｎと反対色である
Ｌｎ−１の画素を挿入し、前記以外の場合には、Ｌｎを
挿入することになる。

次ラインサイクルで、外部から論理“０パの制御入力が
入力されると、前記説明と同様に、セレクタ１４は、入
力Ａを接続し、出力ＹからＬｎが出力される。

以上のようにして、原画像のラインデータ列（・・・Ｌ
　ｎ　−１，Ｌ　ｎ、　Ｌ　ｎ＋　１−）のある特定の
周期毎に、ラインデータとＬｉを挿入することにより、
副走査方向の拡大画像データ（・・・Ｌｎ−１、Ｌｉ、
Ｌｎ、Ｌｎ＋１−・・）を得ることができる。

なお、ここでは説明の都合上、画素データをＬｎとした
がＰｎと置き換えることができる。

以」−のように、主走査、副走査共に、画素データＰｉ
の挿入周期をＮビット毎とすると、拡大率は（Ｎ＋１）
／Ｎ倍に拡大されたことになる。

また、必ずしも画素データＰｉの挿入周期をＮビット毎
とする必要はなく、ランダムな挿入タイミングで挿入し
ても良い。

また、上記説明においては、・・・Ｐｉ、Ｐｎ・・・の
順番でＰｉを挿入したが、論理演算回路１２のＣＮＴ入
力に図示しない記憶回路によってピットクロックの立ち
上がりに同期して１ビット周期遅延された制御０号を入
力することにより、また、論理演算回路３２のＣＮＴ入
力に、図示しない記憶回路によってラインクロックの立
ち上がりに同期してｌライン分周期遅延された制御信号
を入力することにより、・・・Ｐｎ、Ｐｉ・・・の順番
でＰｉを挿入することができる。

上記関係は線対象の関係にあり、画像上回等である。

また、セレクタ１４．３４は、必ずしもセレクタである
必要はなく、論理演算回路１２．３２の出力に応じて、
Ｐｎデータを反転するＥＸＯＲ回路であっても良い。な
お、本発明は、主走査方向および副走査方向の処理に対
して独立であり、また前後の処理に対しても独立である
。したがって、本発明の処理の前後に縮小、拡大、スム
ージング等の処理を追加することにより、本発明の機能
が損なわれることはなく、必要に応じて、画像処理デー
タの前後、左右に白画素データを付加して主走査方向お
よび副走査方向に１ページのサイズを変更することによ
り、本発明の機能が損なわれることはない。

［発明の効果］ 本発明によれば、主走査または副走査方向に周期的に同
一画像データを挿入して、拡大画像データを生成する場
合に、反対色に挟まれた画像データを重複して挿入され
るタイミングにおいて、注目画素の反対色を挿入して画
像の拡大処理を行うことにより、画像劣化を生じること
なく拡大画像データを生成することができる。

【図面の簡単な説明】

第１図は、本発明の主走査方向の拡大を行う第１実施例
を示すブロック図である。 第２図は、同第１実施例の各信号を示すタイミングチャ
ートである。 第３図は、本発明の副走査力面の拡大を行う第２実施例
を示すブロック図である。 第４図は、同第２実施例の各信号を示すタイミングチャ
ートである １・・・制御線、 ２・・・ピットクロック線、 ３・・・画像データ入力線、 ４・・・ＯＲゲート、 ５・・・シフＩ・クロンク線、 ６〜８・・・記憶回路、 ９・・・Ｐｎ−１線、 １０・・・Ｐｎ線、 １　ｌ・・・Ｐｎ＋１線・ １２・・・論理演算回路、 １３・・・セレクト線、 １４・・・セレクタ １５・・・画像データ出力線、 ２９・・・Ｌｎ−１線、 ３０・・・Ｌｎ線、 ３１・・・Ｌｎ＋１線。

Claims (1)

1. 【特許請求の範囲】 主走査または副走査方向に周期的に画像データを挿入し
   て、拡大画像データを生成する画像処理装置において、 注目画素の前後の色を比較する論理演算手段を設け、反
   対色に挟まれた注目画素については、該注目画素の反対
   色を挿入するようにしたことを特徴とする画像処理装置
   。