JPH0477975A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ビクセル方式のグラフィック制御機能を偏え
たマイクロプロセッサに関するものである。

［従来の技術］ ビクセル方式のグラフィック制御では１ビクセル（表示
画面上の１ドツト）に対応するデータによって表示され
る色が決定され、このデータはシステムによって決まっ
ている数ビットから数バイトの長さを持っている。そし
てこの１ビクセルに対応するデータの配列（カラーマツ
プ）に従って表示が行われる。

これに対して、例えば文字フォントはビットマツプ（１
ドツトが１ビツトに対応するビットの列）で記憶される
ため、文字をビクセル方式のグラフィックによって表示
する際には、ビットマツプをカラーマツプに展開する必
要がある。

この関係について更に詳しく説明すと、次のようになる
。第４図はビットマツプによって表現された文字フォン
トとカラーマツプとの対応を示す図であり、１４はビッ
トマツプで表現された文字フォント、１５はカラーマツ
プに展開された文字フォント、１６は文字の前景色（ｆ
ｇｖａｌ）を黒、背景色（ｂｇｖａ　Ｉ　）を白とした
とき表示される図形を示している。なお、この詳細は本
願の出願人が別途出願した特願平１−３２６２５２号に
開示されている。

従来のマイクロプロセッサを第５図〜第８図に示し、第
５図はシステム構成であり、第６図に示すビット列を格
納した第１メモリを示す図、第７図は第２メモリへのデ
ータの書き込みを示す図であり、この図は三菱３２ビツ
トマイクロプロセツサＭ３２／１００ユーザーズマニュ
アルを基にしてして作成ものである。

第５図において、そのシステム構成を説明する。

２３はマイクロプロセッサ、２４はメインメモリ、２５
はＩ１０コントローラ、２６はデイスプレィ装置であり
、これらはバスで接続されている。マイクロプロセッサ
２３は内部の１６本のレジスタ２７を持ち、データやア
ドレスを格納し、高速にアクセスすることができる。メ
インメモリ２４はビットマツプ２８を持ち、デイスプレ
ィ装置２６はカラーマツプ２９を保持している。カラー
マツプ２９に書き込むことによりデイスプレィ画面への
描画が実現される。

第６図において、１は記号［ｗｉｄｔＪで表現されるビ
ット列、２はビット列１のアドレスを指す記号ｒｓｒｃ
Ｊで表現されるポインタ、３０は対象となるビットであ
る。第６図において３はカラー値を格納する第２メモリ
、２ａは前景色（ｆｇｖａｌ）　７のアドレスを指す記
号ｒｓｒｃＪで表現されるポインタ、２ｂは背景色（ｂ
ｇｖａｌ）　８のアドレスを指す記号［５ｒＣＪで表現
されるポインタ、４は第２メモリ３のアドレスを指す記
号ｒｄｅｓＪで表現されるポインタである。第７図はビ
ットマツプ２８をカラーマツプ２９に展開するフローチ
ャートである。

以下、その動作について説明する。ビットマツプ２８は
１ビクセルを１ビツトで表した’ＩＪ／ｒＯＪのパター
ンである。カラーマツプ２９は１ビクセルを１バイトで
表したもので１ビクセルを２５６色のカラー値で表現で
きる。ビットマツプ２８からカラーマツプ２９への展開
は一般に第８図のフローチャートに示すように行われる
。

ステップ３１ではビットテスト（ＢＴＳＴ）命令を実行
し、ビット列１の対象ビット３０のデータが「１」か「
０」かを判断する。ステップ３２．３３ではムーブ（ｇ
ｏｖｕ）命令を実行し、カラー値を第２メモリ３に書き
込む、ステップ３４では対象としているビット３０がビ
ット列１の最終ビットであるか否かを判断し、最終ビッ
トであれば終了、最終ビットでなければステップ３５に
示すようにビットを１進め、かつ格納アドレスを１進め
てからステップ３１に戻る。ステップ３１〜ステツプ３
２．３３の操作はビット列１の各ビットについて行う０
次にステップ３１〜ステツプ３５のそれぞれの命令につ
いてその詳細を説明する。

ビット列１は先頭アドレス（ｓｒｃ　）から所定ビット
（この例ではｗｉｄｔｈ数）を持つ列である。ステップ
３１ではこのビット列１中の１ビツトに対してビットテ
スト（ＢＴＳＴ）命令が実行される。ビットテスト（Ｂ
ＴＳＴ）命令はオペランドにより先頭アドレス（ｓｒｃ
）とオフセット（ｏｆｆｓｅｔ）を指定する。先頭アド
レス（ｓｒｃ）とオフセット（ｏｆｆｓｅｔ）で定めら
れたビットが対象ビット３０となり、そのビットのデー
タが「１」ならばフラグに「０」を、そのビットのデー
タが「０」ならばフラグに「１」をセツトする。すなわ
ち、フラグにはビットの反転値を入れて返すことになる
。

フラグが「０」か「１」かが判断されると、ステラ７３
１．３２ではカラー値を第２メモリ３に書き込む、フラ
グが「０」ならばステップ３２に示すように、前景色（
ｆｇｖａｌ）　７を第２メモリに書き込み、フラグが「
１」ならばステップ３３に示すように、背景色（ｂｇｖ
ａｌ）　８を第２メモリ３に書き込む′、カラー値の書
き込みはムーブ（ＭＯＶＵ）命令を使用する。ムーブ（
ＭＯＶＵ）命令ではオペランドにより前景色（ｆｚｖａ
ｌ）　７．背景色（ｂｇｖａｌ）　８等カラー値を格納
したメモリセルの先頭アドレス（ｓｒｃ）と、カラー値
の転送先である第２メモリ３の転送先アドレス（ｄｅｓ
ｋ）を指定する。

ここでは、符号無しの整数値データが先頭アドレス（ｓ
ｒｃ）から転送先アドレス（ｄｅｓｔ）に転送される。

ビットテスト（ＢＴＳＴ）命令で検査したビットが「１
」のとき、先頭アドレス（ｓｒｃ）は前景色（ｆｇｖａ
り７が格納されたメモリセルを、「０」のときは背景色
（ｂｇｖａり　８が格納されたメモリセルを指している
。

ステップ３４ではここで対象としてビット３０がビット
列１の最終ビットであるか否かを判断し、最終ビットで
あれば終了、最終ビットでなければステップ３５に示す
ように対象ビット３０を１ビット進め、第２メモリのア
ドレスポインタ４を１バイト進めた後、ステップ３１〜
ステツプ３３の処理を繰り返す。

［発明が解決しようとする課題１ しかしながら従来のマイクロプロセッサはビットマツプ
をカラーマツプに展開するのに数命令を要していたため
、処理速度が遅いという課題がある。したがって本発明
は処理速度を早くすることを目的とする。

［課題を解決するための手段］ このような課題を解決するためにこの発明は、任意長の
ビット列の各ビットに対して、フラグが「１」の部分を
前景色（ｆｇｖａｌ）に、フラグが「０」の部分を背景
色（ｂｇｖａｌ）に展開する命令を備えたものである。

［作用］ ビットマツプの「１」、「０」ビットが前景色（ｆｇｖ
ａｌ）　、背景色（ｂｇｖａ　ｌ　）に展開される。

［実施例］ 以下、本発明の一実施例を図について説明する。

第１図はビット列とカラー値格納メモリの対応を示す図
、第２図は命令のフォーマットを示す図である。第１図
において、１ビット列、２はビット列のアドレスを指す
記号ｒｓｒｃ」で表現されるポインタ、３はカラー値を
格納する第２メモリ、４は第２メモリのアドレスを指す
記号ｒ　ｄｅｓｔ　Ｊで表現されるポインタを表す。

５．６はビット列の第１ビツトおよび第２ビツト、７，
８は第２メモリの第１バイトおよび第２バイトのデータ
であり、図では第１バイトは前景色、第２バイトは背景
色となっている。

第２図はオペランド（命令コードに付随し、その値によ
ってデータの指定方法が決定される）によって各データ
が指定される例であり、ビットマツプをカラーマツ１に
展開する命令を示す図である。第２図において、４０は
その命令のニモニックでここでは記号ｒＤＲＡＷ−ＦＯ
ＮＴ、を使用している。

４１はｓｒｃのオペランド、４２はオフセットのオペラ
ンド、４３は記号ｒｗｉｄｔｈ」のオペランド、４４は
記号ｒｄｅｓＪのオペランド、４５は前景色［ｆｇｖａ
ｌ」のオペランド、４６は背景色ｒｂｇｖａ　ｌ　Ｊの
オペランドである。

第３区は動作を示すフローチャートである。先ず各レジ
スタ２７に必要な値を設定する。これには次の処理を順
次行う。

ステップ５０−・−ビット列の先頭を示す先頭アドレス
（ｓｒｃ）　４１をレジスタＲＯに格納するステップ５
１−・前記ビット列のオフセット（ｏｆｆｓｅｔ）４２
をレジスタＲ１に格納するステップ５２・−・前記ビッ
トのビット長（ｗｉｄｔｈ）４３をレジスタＲ２に格納
する ステップ５３・−・カラー値を格納する第２メモリの転
送先アドレス（ｄｅｓｔ）４４をレジスタＲ３に格納す
る ステップ５４−・・第２メモリに書き込むデータとして
、前景色（ｆｇｖａｌ）　４５をレジスタＲ４に格納す
る ステーｚ７５５・−背景色（ＪＨｖａｌ）　４６をレジ
スタＲ５に格納する これらのレジスタに値を設定した後、ステップ５６に示
すようにビットマツプ２８をカラーマツ１２９に展開す
る命令（ＤＲＡＩＩ−ＦＯＮＴ）を実行する。

命令（ＤＲＡＩＩ−ＦＯＮＴ）の内部で行われる動作を
説明する。転送先アドレス（ｄｅｓｔ）４４で指定され
たアドレスをマイクロプロセッサ２３のアドレスレジス
タに格納する。先頭アドレス（ｓｒｃ）　４　Ｌで指定
したヒツト列中の各ビットを第１ビツトから順に検査し
ながら、このビットが「１」ならばアドレスレジスタが
指定するメモリセルに前景色（ｆｇｖａｌ）４５を格納
し、このビットが「０」ならばアドレスレジスタが指定
するメモリセルに背景色（ｂｇｖａｌ）を格納する。す
る、格納後、ヒツト列のビットを１ビット進め、アドレ
スレジスタの値を１バイト進める。

なお、以上の実施例ではビット列の先頭アドレスから後
方に進めたが、アドレスレジスタの値を１ずつ減少させ
ながら、最終ビットから前方向にビットの検査を行って
も良い。また、ビット列の格納場所をメモリとしたが、
ビット列をレジスタに割り付けても良い。

［発明の効果］ 以上説明したようにこの発明によれば、ビットマツプの
「ＩＪ／ｒＯＪビットを前景色（ｆｇｖａｌ）　、背景
色（ｂｇｖａｌ）に展開する命令を備えたなめ、ビット
マツプからカラーマツプへ展開する命令数を減らすこと
が可能で、ビット操作を高速に実現できる優れた効果が
ある。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例を示す図、第３図は
その動作を説明するためのフローチャート、第４図はビ
ットマツプとカラーマツプの関係を示す図、第５図は従
来のシステムを示す図、従来のシステム構成を示す図、
第６図、第７図は従来装置の一例を示す図、第８図はそ
の動作を説明するフローチャートである。 ■・・・・ビット列、２・−・・ビット列のアドレスを
指すポインタ、３・・−・カラー値を格納した第２メモ
リ、４・−・・第２メモリのアドレスを指すポインタ、
５，６・・・・ビット列の第１ビツトおよび第２ビツト
、７．８−・・・第２メモリの第１バイトおよび第２バ
イト、９・・描画（ＤＲＡＷ−ＦＯＮＴ）命令の命令ニ
モニック、１０・・−・先頭アドレスオペランド、１１
−−−−オフセット（ｏｆｆｓｅｔ＞オペランド、１２
・・・−所定数（ｖｉｄｔｈ）オペランド、１３−−・
・転送先（ｄｅｓｔ）オペランド、１４−−−−前景色
（ｆｇｖａ　ｌ　）オペランド、１５−−・・背景色（
ｂｇｖａｌ）オペランド、２３・・・・マイクロプロセ
ッサ、２４・・−・メインメモリ、２５−・・・Ｉ１０
コントローラ、２６・・・−デイスプレィ装置、２７−
・・・ビットマツプ、２．９・・・・カラーマツプ、３
０・・・・対象となるビット。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 　レジスタまたは第１メモリに格納されたビット列を指
   定する第１のオペランド（ｓｒｃ）、前記ビット列のオ
   フセットを指定する第２のオペランド（ｏｆｆｓｅｔ）
   、 前記ビット列に含まれるビットの数を指定する第３のオ
   ペランド（ｗｉｄｔｈ）、 第２メモリのアドレスを指定する第４のオペランド（ｄ
   ｅｓｔ）、 前記第２メモリに書き込むデータを与える第５のオペラ
   ンド（ｆｇｖａｌ）、 前記第２メモリに書き込むデータを与える第６のオペラ
   ンド（ｂｇｖａｌ）に基づいて、（ａ）第４のオペラン
   ド（ｄｅｓｔ）で指定されたアドレスをマイクロプロセ
   ッサのアドレスレジスタに格納し、 （ｂ）第１のオペランド（ｓｒｃ）と第２のオペランド
   （ｏｆｆｓｅｔ）で指定されたビット列中の各ビットを
   予め定められた順序で検査しながら、 （ｃ）検査されたビットが「１」レベルの場合にはアド
   レスレジスタが指定するメモリセルに第５のオペランド
   （ｆｇｖａｌ）のデータを格納し、検査されたビットが
   「０」の場合はアドレスレジスタが指定するメモリセル
   に第６のオペランド（ｂｇｖａｌ）のデータを格納し、 （ｄ）その後アドレスレジスタの値を予め決められた数
   だけ変化させ、 （ｅ）前記（ｂ）から（ｄ）の動作を第３のオペランド
   （ｗｉｄｔｈ）で指定された回数繰返す命令を備えたこ
   とを特徴とするマイクロプロセッサ。