JPH0475687B2 - - Google Patents
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- JPH0475687B2 JPH0475687B2 JP58135975A JP13597583A JPH0475687B2 JP H0475687 B2 JPH0475687 B2 JP H0475687B2 JP 58135975 A JP58135975 A JP 58135975A JP 13597583 A JP13597583 A JP 13597583A JP H0475687 B2 JPH0475687 B2 JP H0475687B2
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、比較器回路に関し、特に直並列形
AD変換器における部分AD変換器を構成するコ
ンパレータ回路に関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a comparator circuit, particularly a series-parallel type comparator circuit.
This invention relates to a comparator circuit that constitutes a partial AD converter in an AD converter.
例えば、VTR（Video Tape Recorder）の時
間軸補正器として、高速のAD変換器が用いられ
る。このような高性能を実現するためには、直並
列AD変換方式が適しているが、この方式は上位
ビツトをAD変換し、そのDA変換値と入力の差
を再度AD変換することにより、下位ビツトを決
定するものであつて、AD変換−DA変換動作が
その速度を決めている。
For example, a high-speed AD converter is used as a time base corrector for a VTR (Video Tape Recorder). In order to achieve such high performance, a series-parallel AD conversion method is suitable, but in this method, the upper bits are AD converted, and the difference between the DA conversion value and the input is AD converted again. It determines the bit, and the AD conversion-DA conversion operation determines its speed.
第１図は、従来の直並列形AD変換器のブロツ
ク図である。 FIG. 1 is a block diagram of a conventional serial-parallel AD converter.
１と３はAD変換器、２はDA変換器、４は減
算器、５はレジスタである。先ず、第１のAD変
換器（以下ADCと記す）１により入力アナログ
信号の上位ビツトのAD変換を行い、その結果を
DA変換器（以下DACと記す）２によりアナログ
信号に戻して、減算器４により入力信号との差を
とり、第２のADC３により下位ビツトのAD変換
を行う。 1 and 3 are AD converters, 2 is a DA converter, 4 is a subtracter, and 5 is a register. First, the first AD converter (hereinafter referred to as ADC) 1 performs AD conversion on the upper bits of the input analog signal, and the result is
A DA converter (hereinafter referred to as DAC) 2 converts it back to an analog signal, a subtracter 4 takes the difference from the input signal, and a second ADC 3 performs AD conversion of the lower bits.
このような直並列形ADCにおいて、高速化の
ために、第１のADC１とDAC２とを区別しない
方式、つまりADC１の出力が得られるとほぼ同
時に、それに対応するDA変換出力が得られる方
式が提案されている。 In order to increase the speed of such series-parallel ADCs, a method has been proposed that does not distinguish between the first ADC1 and DAC2, that is, a method that obtains the corresponding DA conversion output almost at the same time as the output of ADC1 is obtained. has been done.
第２図は、第１図において、ADC１とDAC２
とを区別しない方式の構成図である。 Figure 2 shows ADC1 and DAC2 in Figure 1.
FIG. 2 is a configuration diagram of a method that does not distinguish between
第２図においては、ADC１として並列形を用
いており、並列に配置された比較器１１でアナロ
グ入力と参照電圧とを比較し、サンプリング値を
決めて後段のスイツチ１３に反転出力とともに出
力する。スイツチ１３は、入力された値により定
電流源１２をスイツチし、アナログ電流値Io，
ｏを得る。この回路の詳細動作は、公知文献（出
水他「昭和50年度電子通信学会全国大会予稿478）
を参照されたい。 In FIG. 2, a parallel type ADC 1 is used, and a comparator 11 arranged in parallel compares an analog input with a reference voltage, determines a sampling value, and outputs it to a subsequent switch 13 together with an inverted output. The switch 13 switches the constant current source 12 according to the input value, and the analog current value Io,
get o. The detailed operation of this circuit is described in a known document (Izumi et al., 1975 Institute of Electronics and Communication Engineers National Conference Proceedings 478).
Please refer to
このようなDA変換出力が得られるADC（以下
AD／DAと記す）用のコンパレータにおいては、
入力が変化してもDA出力値は一定期間だけ一定
値を保持しなければならないため、ラツチ機能を
有したラツチング・コンパレータが適している。 An ADC that can obtain this kind of DA conversion output (below)
In the comparator for AD/DA),
Since the DA output value must remain constant for a certain period of time even if the input changes, a latching comparator with a latching function is suitable.
第３図は、従来のラツチング・コンパレータの
回路構成図である。 FIG. 3 is a circuit diagram of a conventional latching comparator.
ラツチング・コンパレータとしては、第３図に
示すように、増幅部（トランジスタＱ３１，Ｑ３
２）と、ラツチ部（トランジスタＱ３３，Ｑ３
４）とを、トランジスタＱ３５，Ｑ３６で切り替
えて使用するものである。このようなラツチン
グ・コンパレータをAD／DAに使用する場合、
ラツチ部が動作している間は、増幅部が動作しな
いため、増幅動作に切り替わつた時点では十分な
変換速度が得られない欠点がある。さらに、コン
パレータ群の出力を２進符号に変換するデコーダ
を含めて、低電力化に対して必ずしも最適な構成
になつていない点もあつた。 As a latching comparator, as shown in FIG.
2) and the latch section (transistors Q33, Q3
4) are used by switching between them using transistors Q35 and Q36. When using such a latching comparator for AD/DA,
Since the amplifying section does not operate while the latch section is operating, there is a drawback that a sufficient conversion speed cannot be obtained when switching to amplifying operation. Furthermore, the configuration, including the decoder that converts the output of the comparator group into binary code, was not necessarily optimal for reducing power consumption.
本発明の目的は、このような従来の欠点を除去
し、変換速度の向上と低消費電力化を図ることが
できるAD／DA用の比較器回路を提供すること
にある。
An object of the present invention is to provide a comparator circuit for AD/DA which can eliminate such conventional drawbacks and improve conversion speed and reduce power consumption.
上記目的を達成するため、本発明の比較器回路
は、差動増幅回路と、該差動増幅回路の出力にそ
れぞれトランジスタを正帰還させて構成するラツ
チ回路とを電流スイツチにより交互に切り替える
ラツチング・コンパレータにおいて、該ラツチン
グ・コンパレータの前段に差動増幅器を設け、該
差動増幅器の出力を差動のまま上記ラツチング・
コンパレータの入力に接続することに特徴があ
る。
In order to achieve the above object, the comparator circuit of the present invention uses a latching system that alternately switches between a differential amplifier circuit and a latch circuit configured by positive feedback of transistors to the output of the differential amplifier circuit, respectively, using a current switch. In the comparator, a differential amplifier is provided in front of the latching comparator, and the output of the differential amplifier is input to the latching comparator as it is.
The feature is that it is connected to the input of a comparator.
以下、本発明の実施例を図面により説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第４図は、本発明の第１の実施例を示す比較器
回路の構成図である。 FIG. 4 is a configuration diagram of a comparator circuit showing a first embodiment of the present invention.
第４図においては、差動増幅部１１０、ラツチ
部１２０、DA出力用の電流出力部１３０、およ
びデイジタル出力部１４０で比較器回路を構成す
る。 In FIG. 4, a differential amplifier section 110, a latch section 120, a current output section 130 for DA output, and a digital output section 140 constitute a comparator circuit.
差動増幅部１１０は、トランジスタＱ１，Ｑ
２、定電流源１１１等で構成され、この増幅部１
１０により入力信号１１２と比較参照電圧１１３
との差が増幅される。この出力は、次段のラツチ
部１２０に入力される。ラツチ部１２０は、増幅
用トランジスタＱ３，Ｑ４、ラツチ用トランジス
タＱ５，Ｑ６、スイツチ用トランジスタＱ７，Ｑ
８、定電流源１２１等により構成されており、ラ
ツチ用トランジスタＱ５，Ｑ６と増幅用トランジ
スタＱ３，Ｑ４とを切り替えて使用することによ
り、ラツチ動作を行うものである。DA出力用の
電流出力部１３０は、トランジスタＱ９，Ｑ１０
と定電流源１３１で構成され、ラツチ部１２０の
出力で直接差動信号のまま、トランジスタＱ９，
Ｑ１０を駆動し、電流のスイツチングを行うもの
である。 The differential amplifier section 110 includes transistors Q1, Q
2. Consisting of a constant current source 111, etc., this amplification section 1
10 to input signal 112 and comparison reference voltage 113
The difference between the two is amplified. This output is input to the latch section 120 at the next stage. The latch section 120 includes amplification transistors Q3, Q4, latch transistors Q5, Q6, and switch transistors Q7, Q.
8. It is composed of a constant current source 121 and the like, and performs a latch operation by switching between the latch transistors Q5 and Q6 and the amplification transistors Q3 and Q4. The current output section 130 for DA output includes transistors Q9 and Q10.
and a constant current source 131, and the transistors Q9,
It drives Q10 and performs current switching.
本実施例の比較器回路は、DA部も含む並列型
ADを構成するために第２図のように複数個並列
に配置して用いられ、この電流出力部１３０の出
力Ip及び反転出力pはそれぞれ共通接続されてDA
出力となる。 The comparator circuit of this example is a parallel type including a DA section.
In order to configure an AD , a plurality of them are arranged in parallel as shown in FIG.
This becomes the output.
デイジタル出力部１４０は、トランジスタＱ１
１，Ｑ１２，Ｑ１３と抵抗Rdpと定電流源１４１
等により構成され、ラツチ部１２０の出力で直接
差動信号のまま、トランジスタＱ１１，Ｑ１２を
駆動し、電流をスイツチして電圧出力を得るもの
で、並列配置された複数比較回路から得るサーモ
ミターコードをAD変換器の出力である２進化符
号に変換するためのコード変換器のうち、まずサ
ーモミターコードをデコードするデコーダを構成
する。 The digital output section 140 includes a transistor Q1
1, Q12, Q13, resistor R dp and constant current source 141
The output of the latch section 120 directly drives the transistors Q11 and Q12 as a differential signal, and switches the current to obtain a voltage output.The thermometer code is obtained from multiple comparison circuits arranged in parallel. Among the code converters for converting the code into a binary code which is the output of the AD converter, a decoder for decoding the thermometer code is first constructed.
すなわち、このデコーダは、ラツチ部１２０の
差動出力で駆動されるトランジスタ対Ｑ１１，Ｑ
１２の一方のコレクタに抵抗Rdpの一端を接続し、
抵抗Rdpの他端を電源Vccあるいはクランドに接
続し、そのコレクタに別のトランジスタＱ１３の
ベースを接続し、トランジスタＱ１３のエミツタ
から電圧出力を得る。同時に、トランジスタ対の
他方のコレクタを開放する。なお、上記開放され
たコレクタは、比較器回路を複数個並列に配置し
たとき、隣り合う比較器回路のトランジスタ対の
抵抗が接続されているコレクタに接続される。こ
のようにして、ラツチ部１２０の出力は、電流出
力部１３０とデイジタル出力部１４０とを並列に
駆動している。 That is, this decoder includes a pair of transistors Q11 and Q driven by the differential output of the latch section 120.
Connect one end of the resistor R dp to one collector of 12,
The other end of the resistor R dp is connected to the power supply Vcc or ground, its collector is connected to the base of another transistor Q13, and a voltage output is obtained from the emitter of the transistor Q13. At the same time, the collector of the other transistor pair is opened. Note that, when a plurality of comparator circuits are arranged in parallel, the open collector is connected to the collector to which the resistors of the transistor pairs of adjacent comparator circuits are connected. In this way, the output of latch section 120 drives current output section 130 and digital output section 140 in parallel.
このような構成により、先ずラツチ部１２０が
コンパレータ出力として、ある期間一定値を保持
している間、入力部である差動増幅部１１０は動
作しているため、ラツチの保持動作からコンパレ
ータとしての比較動作に切り替つたときの応答速
度が従来に比べて改善される。より詳しく述べる
と、第４図のラツチングコンパレータ１２０は、
トランジスタＱ７をオンとし、増幅用トランジス
タＱ３，Ｑ４を動作させる比較動作と、トランジ
スタＱ８をオンとし、ラツチ用トランジスタＱ
５，Ｑ６を動作させる保持動作を交互に行う。比
較動作に必要な期間は、直並列変換器の部分変換
器（第１図の１）の最小ビツトに対応する電圧よ
りさらに小さい程度の微小電圧差が入力端１１２
と１１３にあり、かつその電圧差により次の保持
動作の開始時にラツチ出力が反転すべきとき、ラ
ツチ用トランジスタＱ５，Ｑ６のベース電位の高
低を反転させるのに必要な期間である。従来のよ
うに、このような微小な電圧差がトランジスタＱ
３，Ｑ４のベースに直接印加される構成では、ト
ランジスタＱ３，Ｑ４の作動増幅作用によつてそ
れらのコレクタノード、つまりトランジスタＱ
５，Ｑ６のベースの電位の高低を反転させるのに
時間がかかり、比較動作に十分な時間を割り当て
ないと保持動作に切り替わつた時ラツチ出力が反
転しない。これに対し、第４図の構成では、ラツ
チングコンパレータ１２０の動作モードの切り替
えに関係なく常に増幅された電圧差がトランジス
タＱ３，Ｑ４のベースに印加されているので、ト
ランジスＱ７がオンされて比較動作が始まつてか
ら短時間でトランジスタＱ５，Ｑ６のベース電位
の高低が反転する。よつて保持動作に切り替える
までの期間（比較動作期間）を短縮しても正しく
トランジスタＱ５，Ｑ６が反転する。したがつて
全体として、高速比較動作、ラツチ動作が可能と
なる。また、電流出力部１３０は、ラツチ出力を
差動で入力しているため、ラツチ出力が変化し始
めた時点からスイツチ動作を開始することがで
き、したがつて遅延が少なく、高速の応答が可能
となる。 With this configuration, first, while the latch section 120 holds a constant value as the comparator output for a certain period of time, the differential amplifier section 110, which is the input section, is operating, so the latch holding operation is changed from the latch holding operation to the comparator output. The response speed when switching to comparison operation is improved compared to the conventional method. More specifically, the latching comparator 120 of FIG.
A comparison operation is performed in which transistor Q7 is turned on and amplification transistors Q3 and Q4 are operated, and transistor Q8 is turned on and latch transistor Q is operated.
5 and Q6 are alternately held. During the period required for the comparison operation, a minute voltage difference smaller than the voltage corresponding to the minimum bit of the partial converter (1 in FIG. 1) of the serial-to-parallel converter is generated at the input terminal 112.
and 113, and when the latch output should be inverted at the start of the next holding operation due to the voltage difference, this is the period required to invert the levels of the base potentials of the latch transistors Q5 and Q6. Conventionally, such a small voltage difference
3. In the configuration where the voltage is applied directly to the base of Q4, the amplification effect of the transistors Q3 and Q4 increases the voltage at their collector node, that is, the transistor Q4.
It takes time to reverse the potential level of the base of Q5 and Q6, and unless sufficient time is allotted for the comparison operation, the latch output will not be inverted when switching to the holding operation. On the other hand, in the configuration shown in FIG. 4, the amplified voltage difference is always applied to the bases of transistors Q3 and Q4 regardless of the switching of the operation mode of the latching comparator 120, so transistor Q7 is turned on and the comparison is performed. The base potentials of transistors Q5 and Q6 are reversed in a short time after the operation starts. Therefore, even if the period until switching to the holding operation (comparison operation period) is shortened, the transistors Q5 and Q6 are correctly inverted. Therefore, overall, high-speed comparison and latch operations are possible. In addition, since the current output section 130 inputs the latch output differentially, the switch operation can be started from the moment the latch output begins to change, and therefore, there is little delay and high-speed response is possible. becomes.
コンパレータのデイジタル出力部１４０は、こ
のようなコンパレータを第２図のように複数個並
列に配置して用いて並列形ADCを構成した場合
に、上述の相互接続により、複数コンパレータの
出力であるサーモミターコードからADC出力で
ある２進化符号に変換するために一担サーモミタ
ーコードをデコードするデコーダを構成する。 When a parallel type ADC is constructed using a plurality of such comparators arranged in parallel as shown in FIG. A decoder is configured to decode the one-way thermometer code in order to convert the thermometer code into a binary code that is the ADC output.
第５図は、本発明のコンパレータを用いた
AD／DAの上述の相互接続を示した回路図であ
る。 FIG. 5 shows a diagram using the comparator of the present invention.
FIG. 3 is a circuit diagram showing the above-mentioned interconnection of AD/DA.
第４図に示したコンパレータ１０のデイジタル
出力部１４０の出力Eoとｏを、第５図のよう
に並列に配置された各コンパレータ１０間で相互
に接続する。個別の状態では出力“１”を示すコ
ンパレータのEp出力（負論理の“１”）は、この
接続によりそれぞれ下位のコンパレータのp出力
を負論理“１”に引き下げ、つまりEOUTを“０”
に引き下ける。したがつて入力信号に応じてコン
パレータ出力が“１”から“０”に変わる変化点
に対応するコンパレータ１０のデイジタル出力
EOUTのみが“１”レベルとなる。このようにラツ
チング・コンパレータの配列の出力するサーモミ
ターコードのデコードされた出力を示す各コンパ
レータ１０の出力EOUTを、そのコンパレータ１０
が対応する２進化符号に応じてそれぞれ図示しな
いバイナリエンコーダの各レベルの入力信号とす
れば、２進化符号に変換することができる。 The outputs Eo and o of the digital output section 140 of the comparator 10 shown in FIG. 4 are connected to each other between the comparators 10 arranged in parallel as shown in FIG. With this connection, the E p output of the comparator (negative logic "1"), which indicates an output "1" in the individual state, lowers the p output of each lower comparator to negative logic "1", that is, E OUT becomes "0". ”
to be lowered. Therefore, the digital output of the comparator 10 corresponds to the point at which the comparator output changes from "1" to "0" according to the input signal.
Only E OUT becomes “1” level. In this way, the output E OUT of each comparator 10 indicating the decoded output of the thermometer code output by the array of latching comparators is connected to the output of the comparator 10.
can be converted into a binary code if these are input signals for each level of a binary encoder (not shown) according to the corresponding binary code.
第６図は、本発明の第２の実施例を示す比較器
回路の構成図である。 FIG. 6 is a configuration diagram of a comparator circuit showing a second embodiment of the present invention.
第６図においては、ラツチ部１２０の上部でバ
ツフア用トランジスタＱ２１，Ｑ２２を介してデ
イジタル出力Eo，ｏを得る構成であり、デコ
ーダ部に関する接続は第１の実施例の場合と同じ
である。第６図の構成では、ラツチ部１２０の上
部から出力を得るので、定電流源が共通化できる
等の利点がある。 In FIG. 6, the configuration is such that digital outputs Eo and o are obtained through buffer transistors Q21 and Q22 at the upper part of the latch section 120, and the connections regarding the decoder section are the same as in the first embodiment. In the configuration shown in FIG. 6, since the output is obtained from the upper part of the latch section 120, there are advantages such as the ability to use a common constant current source.
第４図、第６図の実施例から明らかなように、
ラツチ部１２０の前段に増幅部１１０を配置する
ことにより比較動作の高速化が可能となる。ま
た、ラツチ部１２０の入力で増幅された入力信号
が得られることにより、動作電流を低減しても十
分な変換速度が得られる。さらに、デイジタル出
力部１４０についても、差動で駆動する方式を用
いることにより、速度低下が少なく、電源電圧を
低く抑えることができるため、低消費電力化が可
能となる。 As is clear from the examples shown in FIGS. 4 and 6,
By arranging the amplifier section 110 before the latch section 120, the speed of the comparison operation can be increased. Further, since an amplified input signal is obtained at the input of the latch section 120, a sufficient conversion speed can be obtained even if the operating current is reduced. Furthermore, by using a differential drive method for the digital output section 140, there is little speed reduction and the power supply voltage can be kept low, making it possible to reduce power consumption.
以上説明したように、本発明によれば、直並列
形ADC用の部分構成要素としてのAD／DAに対
して、高速変換および低消費電力化が可能となる
ので、システム全体の性能向上および経済性の向
上を図ることができる利点がある。
As explained above, according to the present invention, it is possible to perform high-speed conversion and reduce power consumption for AD/DA as a partial component for a series-parallel ADC, thereby improving overall system performance and reducing economic costs. This has the advantage of improving sexual performance.
第１図は、従来の直並列形AD変換器のブロツ
ク図、第２図は第１図においてADCとDACを区
別しない方式の構成図、第３図は従来のラツチン
グ・コンパレータの回路構成図、第４図は本発明
の第１の実施例を示す比較器回路の構成図、第５
図は本発明のコンパレータを用いたAD／DAの
構成図、第６図は本発明の第２の実施例を示す比
較器回路の構成図である。
１，３……AD変換器、２……DA変換器、４
……減算器、５……レジスタ、１１……コンパレ
ータ、１３……スイツチ、１１１，１２１，１３
１，１４１，１２……定電流源、１１０……差動
増幅部、１２０……ラツチ部、１３０……電流出
力部、１４０……デイジタル出力部。
Fig. 1 is a block diagram of a conventional serial-parallel AD converter, Fig. 2 is a block diagram of a system that does not distinguish between ADC and DAC in Fig. 1, and Fig. 3 is a circuit diagram of a conventional latching comparator. FIG. 4 is a configuration diagram of a comparator circuit showing the first embodiment of the present invention;
The figure is a block diagram of an AD/DA using the comparator of the present invention, and FIG. 6 is a block diagram of a comparator circuit showing a second embodiment of the present invention. 1, 3...AD converter, 2...DA converter, 4
...Subtractor, 5...Register, 11...Comparator, 13...Switch, 111, 121, 13
1, 141, 12... constant current source, 110... differential amplifier section, 120... latch section, 130... current output section, 140... digital output section.
Claims (1)
れぞれトランジスタを正帰還させて構成するラツ
チ回路と、前記作動増幅回路と前記ラツチ回路と
を交互に切り替えて動作させる電流スイツチ手段
とを有するラツチング・コンパレータを備えた比
較器回路において、前記差動増幅回路の前段に上
記電流スイツチ手段の切り替え動作に無関係に常
時入力電位差を増幅して上記動増幅回路の入力端
に印加する作動増幅器を接続したことを特徴とす
る比較器回路。 ２ 前記ラツチング・コンパレータの出力は、後
段に接続された電流出力回路の定電流源からの出
力を切り替えることを特徴とする特許請求の範囲
第１項記載の比較器回路。 ３ 前記ラツチング・コンパレータの作動出力は
トランジスタ対の一方のコレクタに抵抗の一端を
接続し、該抵抗の多端を電源またはグランドに接
続し、上記コレクタに別の出力用トランジスタの
ベースを接続し、上記出力用トランジスタのエミ
ツタから出力電圧を得るとともに、上記トランジ
スタ対の他方のコレクタを開放して構成されたコ
ード変換回路の上記トランジスタ対を駆動するこ
とを特徴とする特許請求の範囲第１項記載の比較
器回路。 ４ 前記コード変換回路のトランジスタ対の開放
されたコレクタは、前記比較回路を複数並列に配
置したとき、隣接する比較回路の駆動するコード
変換回路のトランジスタ対の抵抗が接続されたコ
レクタに接続されることを特徴とする特許請求の
範囲第３項記載の比較器回路。[Scope of Claims] 1. A differential amplifier circuit, a latch circuit configured by positively feeding a transistor to the output of the differential amplifier circuit, and a current switch that operates by alternately switching between the differential amplifier circuit and the latch circuit. In the comparator circuit equipped with a latching comparator having means, the input potential difference is constantly amplified and applied to the input terminal of the dynamic amplifier circuit, regardless of the switching operation of the current switch means, at a stage before the differential amplifier circuit. A comparator circuit characterized in that a differential amplifier is connected. 2. The comparator circuit according to claim 1, wherein the output of the latching comparator switches the output from a constant current source of a current output circuit connected at a subsequent stage. 3 The operating output of the latching comparator is obtained by connecting one end of a resistor to the collector of one of the transistor pairs, connecting the other end of the resistor to the power supply or ground, connecting the base of another output transistor to the collector, and Claim 1, characterized in that the output voltage is obtained from the emitter of the output transistor, and the transistor pair of the code conversion circuit is driven by opening the collector of the other transistor pair. Comparator circuit. 4. The open collector of the transistor pair of the code conversion circuit is connected to the collector connected to the resistor of the transistor pair of the code conversion circuit driven by the adjacent comparison circuit when a plurality of the comparison circuits are arranged in parallel. A comparator circuit according to claim 3, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135975A JPS6028320A (en) | 1983-07-27 | 1983-07-27 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135975A JPS6028320A (en) | 1983-07-27 | 1983-07-27 | Comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028320A JPS6028320A (en) | 1985-02-13 |
| JPH0475687B2 true JPH0475687B2 (en) | 1992-12-01 |
Family
ID=15164244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135975A Granted JPS6028320A (en) | 1983-07-27 | 1983-07-27 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028320A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0753314Y2 (en) * | 1986-05-19 | 1995-12-06 | 横河電機株式会社 | High-speed analog / digital conversion circuit |
| JPH083072Y2 (en) * | 1986-09-08 | 1996-01-29 | 横河電機株式会社 | High-speed AD conversion circuit |
| JP2585562B2 (en) * | 1987-02-04 | 1997-02-26 | 株式会社日立製作所 | AD converter |
| US4926176A (en) * | 1988-08-25 | 1990-05-15 | Brooktree Corporation | Self-timing analog-to-digital converting system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731226A (en) * | 1980-08-04 | 1982-02-19 | Matsushita Electric Ind Co Ltd | Comparator circuit |
| JPS59122016A (en) * | 1982-12-27 | 1984-07-14 | Sony Corp | Latched comparator |
-
1983
- 1983-07-27 JP JP58135975A patent/JPS6028320A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731226A (en) * | 1980-08-04 | 1982-02-19 | Matsushita Electric Ind Co Ltd | Comparator circuit |
| JPS59122016A (en) * | 1982-12-27 | 1984-07-14 | Sony Corp | Latched comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028320A (en) | 1985-02-13 |
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