JPH0475386A - Ｍｉｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に絶縁層を介して半導体薄層〔発明の
概要〕 本発明は、下部から周辺部にかけて絶縁層で囲まれた素
子形成領域内に第１導電型のソース領域とドレイン領域
及び第２導電型のチャンネル領域を有してなるＭＩＳ型
半導体装置において、上記チャンネル領域以外に、上記
ソース領域と上記ドレイン領域に接する第２導電型の領
域を有すると共に、上記チャンネル領域に第１導電型の
領域を有するように構成することにより、ＳＯＩ膜に形
成したＭＩＳ型半導体装置の欠点であるインパクト・ア
イオナイゼーションによる耐圧劣化を抑制して、半導体
装置自体の高信頼性化を図れるようにすると共に、回路
素子としての適用範囲を広げることができるようにした
ものである。

〔従来の技術〕

近時、基板上に絶縁層を介して素子形成領域が形成され
てなるＳ○■膜を利用した所謂薄膜Ｓ。

Ｉ素子に関して多くの利点が報告されている。すなわち
チャンネル領域の不純物濃度設定の自由度が高いこと、
高α線耐性を有すること、ラッチ・アップフリーである
こと、基板と素子形成領域であるンリコン薄膜間の寄生
容量の減少による高速化が可能であること等の利点を有
している。このことから、現在、薄膜Ｓｏｌ素子に関す
る研究が活発に行なわれ、その開発が進狛られている。

〔発明が解決しようとする課題二 しかしながら、ＳＯＩ膜を利用した素子、例えばＭＯ３
型トランジスタは、ドレイン降伏電圧、即ちドレイン耐
圧が低いという欠点がある（キング現象）。

これは、第３図に示すように、素子（Ｂ）　　において
、ソース領域（４１）からチャンネル領域（４２）に注
入された少数キャリア（電子）ｅがドレイン領域（４３
）側に流れ、この電子ｅがゲート電極（４４）下のドレ
イン端で生じている高電界領域（○で示す）（４５）に
衡突（インパクト・アイオナイゼーション）することに
より、該領域（４５）で電子−正孔対が発生し、このう
ち、正孔りがチャンネル領域（４２）中に流れることに
よって引起こされる。即ち、チャンネル領域（４２）中
に流れた正孔ｈ（所謂ホール電流Ｉｈ）は、通常のバル
ク型のＭＯ５型トランジスタでは、基板を介して、基板
電流として逃げるが、このＳＯＩ膜においては、素子形
成領域（４６）が絶縁層（４７）で囲まれ、基板電極の
ない構造となっているため、上記正孔りはソース領域（
４１）の近傍に蓄積する。そして、この蓄積した正孔り
によって、ソース、チャンネル開のエネルギー障壁が低
くなり、その、結果、ソースが電子のエミッタとして働
き、チャンネル領域（４２）間で流れる通常の電子の流
れ（チャンネル電流■。）に加えて、上言己バイポーラ
動作した電子電流■、が発生する。

この電子電流Ｉ８　は、再度、高電界領域（４５）にお
いてホール電流■５を発生させるという正のフィードバ
ック現象を引起こしてドレイン電流Ｉ、を急激に増加さ
せ、結果的にドレイン耐圧を劣化させる。

このドレイン耐圧の劣化を抑制する方法として、従来か
ら種々の提案がなされており、現在、製法及び構造的に
最も合理的なものとして第４図で示す構造のものが提案
されている。

二の第４図で示す素子（Ｃ）　　は、ソース領域（４１
）の外側にチャンネル領域（４２）と同導電型の半導体
領域（４８）を形成し、更にソース取出し電極（４９）
を共用となすことによって通常の３端子素子として使用
できるようにしたものである。

この素子（Ｃ）　　の場合、インパクト・アイオナイゼ
ーションによって生じたホール電流工、を上記半導体領
域（４８）及びソース取出し電極（４９）を介して逃が
すことができるため、ドレイン耐圧の向上を図ることが
可能となる。しかし、この素子（Ｃ）は、上記半導体領
域（４８）をソース領域（４１）の外側にしか形成する
ことができないという不都合がある。その理由としては
、例えば第５図に示すように、素子構造の対称性を重視
してドレイン領域（４３）の外側にも上記半導体領域（
４８）と同じ導電型の半導体領域（４９）を形成した場
合、この半導体領域（４９）からチャンネル領域（４２
）に浸み出した正孔りがチャンネル領域（４２）を介し
てソース領域（４１）側の半導体領域（４８）に流れ（
第５図では、ホール電流ＩＰＰとして表示する）、例え
ば素子（Ｃ）　　の非動作時において、ソース、ドレイ
ン間が短絡・導通するという不都合が生じてしまうから
である。

従って、ソース、ドレインを交互に使い分ける例えばＳ
ＲＡＭセルのアクセス・トランジスタの如きスイッチン
グ素子にはこの構造を適用することができず、回路素子
としての適用範囲が制限されるという欠点がある。

そこで、上記ホール電流Ｉｐｐの発生を抑制するため、
第６図に示すように、チャンネル領域（４２）と上記半
導体領域（４８）及び（４９）間を夫々ソース領域（４
１）及びドレイン領域（４３）で分離して構成すること
により、チャンネル領域（４２）　、ソース領域（４１
）及び半導体領域（４８）を夫々エミッタ、ベース及び
コレクタからなるＰＮＰ　）ランジスタ構造にして、チ
ャンネル領域（４２）中の正孔を半導体領域（４８）　
（コレクタ）側に逃がすという方法が考えられているが
、この構成においても、インパクト・アイオナイゼーシ
ョンで生じたホール電流工ｈ　を効率良く逃がすことが
できない。

本発明は、このような点に鑑みなされたもので、その目
的とするところは、インパクト・アイオナイゼーション
による耐圧劣化を抑制して、半導体装置自体の高信頼性
化を国ることができると共に、回路素子としての適用範
囲を広げることができるＭＩＳ型半導体装置を提供する
ことにある。

口課題を解決するための手段〕 本発明は、下部から周辺部にかけて絶縁層（１）で囲ま
れた素子形成領域（２）内に第１導電型のソース領域（
３）とドレイン領域（４）及び第２導電型のチャンネル
領域（５）を有してなるＭＩＳ型半導体装置（Ａ＞にお
いて、チャンネル領域（５）以外に、ソース領域（３）
とドレイン領域（４）に接する第２導電型の領域（９）
及び（１０）を形成すると共に、チャンネル領域（５）
に第１導電型の領域（１３）を形成して構成する。

〔作用〕

上述の本発明の構成によれば、第２導電型のチャンネル
領域（５）に第１導電型の領域（１３）を形成するよう
にしたので、領域（１０）から浸み出した正孔りの流れ
（ホール電流Ｉｐｐ）は上記領域（１３）によって大幅
に低減され、例えばキンク現象等に伴なうソース−ドレ
イン間の短絡・導通現象は生じなくなる。しかもインパ
クト・アイオナイゼーションによって生じたホール電流
■５を領域（１３）を介して逃がすことができるた必、
薄膜ＳＯ１素子の欠点であったホール電流■、によるド
レイン耐圧の劣化を防止することができると共に、素子
構造を対称形にした場合における短絡・導通現象を防止
することができ、半導体装置（Ａ）　　自体の信頼性の
向上並びに回路素子としての適用範囲の向上を図ること
ができる。

［実施例〕 以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。

第１図は、本実施例に係るＭＩＳ型半導体装置、例えば
ＮＭＯ３ＦＥＴ（ＮチャンネルのＭＯ５型電界効果トラ
ンジスタ；以下、単に半導体装置と記す）（Ａ）を示す
構成図である。

この半導体装置（Ａ）　　は、下部から周辺部にかけて
５ｉＣｈ　等からなる絶縁層（１）で囲まれたＰ型の素
子形成領域、所謂ＳＯＩ膜（膜厚約１０００成長度）（
２）内に、Ｎ型のソース領域（３）及びドレイン領域（
４〕と、Ｐ型のチャンネル領域（５）を有すると共に、
チャンネル領域（５）上にゲート絶縁膜（７）を介して
ゲート電極（８）を有してなり、更にソース領域（３）
とドレイン領域（４）の各外側にＰ型の半導体領域（９
）及び（１０）を夫々有して成る。このことから、本例
に係る半導体装置（Ａ）　　は、対称性のある構造とな
されている。

ソース取出し電極（１１）とドレイン取出し電極（１２
）は、夫々ソース領域（３）と半導体領域（９）並びに
ドレイン領域（４）と半導体領域（１０）の各境界部分
に形成されて、夫々ソース側及びドレイン側で共用とな
される。従って、本例に係る半導体装置（Ａ）は、通常
の３端子用素子として使用することができる。尚、ドレ
イン取出し電極（１２）及びソース取出し電極（１１）
には夫々電源電圧Ｖｄｄ及び接地電圧ＶＳＳが印加され
る。

しかして、本例においては、チャンネル領域（５）内に
Ｎ型の半導体領域（１３）を形成してなる。図示の例で
示す半導体領域（１３）は、幅ｄがチャンネル長！より
も小とされ、高さがＳＯＩ膜（２）（あるいはチャンネ
ル長域（５））の膜厚とほぼ同等で、長さはチャンネル
幅とほぼ同じとされている。

この実施例によれば、チャンネル領域（５）内にＮ型の
半導体領域、（１３）を形成するようにしたので、半導
体領域（１０）からチャンネル領域（５）に浸み出した
正孔の半導体領域（９）への進入、即ちホール電流ＩＦ
Ｆは、上記半導体領域（１３）のエネルギ障壁により抑
制される。しかも、ドレイン端で発生するインパクト・
アイオナイゼーションによって生じた正孔（ホール電流
Ｉｈ　）は、上記ホール電流Ｉ　ｐｐと共に、上記半導
体領域（１３）での正孔に関するオージェ・プロセスと
表面再結合により、更に低減化される。

ところで、トランジスタの動作電流ＩＴｒは、チャンネ
ル領域（５）間で流れる通常の電子電流（チャンネル電
流）■ｏ　とホール電流ｌ８Ｉｌｌを考慮すると、次式 Ｉｔ−＝　　Ｉｃ　　　　Ｉｎｎ＝　　Ｉｃ　　：　　
Ｉｐｐ　’　　Ｉ、で表わされることになるが、上述の
如く本例においては、ホール電流ＩＰＰと■５が低減化
されることかみ、上式はＩ’ｒｒ″−、■。となり、余
分な電流が流れないことを示唆する。このことから、ド
レイン耐圧の向上並びにリーク電流の低減を同時に図る
ことができると共に、トランジスタとして正常な動作を
行なわしめることができる。特に、Ｓ○Ｉ膜（２）の膜
厚を、チャンネル領域（５）から延びる空乏層がＳＯＩ
膜（２）下端まで広がる程度に薄くした場合、更にホー
ル電流Ｉ　ｐｐを低減化させることができる。

ここで、具体的に数値をあげて説明すると、ゲート長（
チャンネル長）ｌを０．５μｍ（有効値０．３５μｍ）
、Ｓ　ＯＩ膜（２）の厚みｔを約１５００人、チャンネ
ル領域（５）の濃度を約２　ｘｌＯ１７ａｍ−’、ソー
ス領域（３）及びドレイン領域（４）におけるｎ”／Ｐ
接合面の深さＸ。

を約１００ＯＡ及び電源電圧Ｖ　ｄｄを３゜３Ｖとした
場合、ホール電流Ｉ　ｐｐは１０−”　（Ａ）オーダー
にまで低減化される。この二とから、インノくクト・ア
イオナイゼーションによるホール電流工、がゲート電圧
Ｖ。

の関数であるチャン２・ルミ流１ｃ　　と均等がとれて
いる場合、半導体領域（１３）内において〜１０−”（
Ａ）以上の正孔の再結合が行なわれれば、非動作時（Ｏ
ＦＦ時）においてホール電流ＩＰＰは流れず、リーク電
流のない状態で動作させることができる。

従って、本例に係る半導体装置（Ａ＞　　によれば、ホ
ール電流ＩＰＰ及び工、の低減化が図れること力Ａら、
例えばキング現象等に伴なうソース−トルイン間の短絡
・導通現象は生じなくなると共に、ドレイン耐圧の劣化
を抑制することができる。その結果、ＳＯＩ膜（２）が
もつ短チャンネル効果の低減化作用を最大限に発揮させ
ることができ、し力１も絶縁層（１）下の基板（図示せ
ず）との寄生容量力（小さい、チャンネル領域（５）に
おける不純物濃度設定の自由度が高い、耐α線、ラッチ
アップに強し）という利点を損なうことがないたｔ、上
記半導体装置（Ａ＞　　のようにＳＯＩ膜（２）上に形
成された薄膜Ｓ○Ｉ素子の特性の改善を図ることができ
る。

また、ソース領域〔３）及びドレイン領域（４）を対称
に形成することが可能となるため、例えばＳＲＡＭセル
のアクセス・トランジスタの如きスイッチング素子とし
ても使用でき、回路素子における適用範囲を広げること
が可能となる。

次に、本実施例に係る半導体装置（Ａ）　　の製法につ
いて第２図の工程図を参照しながら説明する。

尚、第１図と対応するものについては同符号を記す。

まず、第２図Ａに示すように、シリコン層の埋込みによ
る方法やウェハの貼り合せによる方法などを用いて５ｉ
ｎ２膜（１）の凹部（２１）内に例えばＰ型のシリコン
層が埋込まれてなる所謂ＳＯＩ膜（厚み約１０００　Ａ
　）（２）を形成する。このとき、ＳＯ工膜（２）は、
下部から周辺部にかけてＳｉＯ□膜（１）に囲まれたか
たちとなる。

次に、第２図Ｂに示すように、ＳＯＩ膜（２）内に、ソ
ース、ドレイン形成のだｔＯＮ型の不純物をイオン注入
して、Ｓ○■膜（２）のほぼ上半分をＮ型の高濃度領域
（２２）となす。

次に、第２図Ｃに示すように、Ｓｏｌ膜（２）を選択的
にエツチング除去してＳｏｌ膜（２）に凹部（２３）を
形成する。このエツチング処理は、異方性であることが
望ましいため、例えばＲＩＥ（反応イオンエツチング）
が用いろれる。その後、Ｎ型の高濃度領域（２２）内の
不純物を再拡散（ｄｒｉｖｅ−ｉｎｄ　ｉ　ｆ　ｆ　ｕ
ｓ　１ｏｎ）させる。

次に、第２図りに示すように、全面に８１０２膜を形成
したのち、エッチバックして凹部（２３）の周縁部にサ
イドウオール（２４）を形成する。その後、サイドウオ
ール（２４）によって形成された窓（２５）から露出す
るシリコン面を介してＳＯＩ膜〔２）内にＮ型の不純物
をイオン注入して、Ｎ型の半導体領域（１３）を形成す
る。

次に、第２図已に示すように、サイドウオール（２４）
を除去したのち、凹部（２３）全面に熱酸化を施してゲ
ート絶縁膜〔７）を形成する。その後、多結晶シリコン
層を全面に形成したのち、エッチバックして、凹部（２
３）内に多結晶シリコン層からなるゲート電極（８）を
埋込む。このとき、本例に係るＮＭ０５ＦＥＴの構造が
ほぼできあがり、（３）が例えばソース領域、（４）が
ドレイン領域、（５）がチャンネル領域となる。

次に、第２図Ｆに示すように、ソース領域（３）及びド
レイン領域（４）の各後部（ゲート電極（８）から最も
離れた位置）にＰ型の不純物をイオン注入してＰ型の高
濃度領域（９）及び（１０）を形成する。その後、全面
に層間絶縁層（２６）を形成したのち、活性化アニール
を行ない、その後、ソース領域（３）と高濃度領域（９
）の境界部分、ドレイン領域〔４）と高濃度領域（１０
）の境界部分及びゲート電極（８）に対し、夫々窓（２
７）、　（２Ｂ）　及び（２９）を開口する。その後、
上記窓（２７）、　（２８）　及び（２９）に対して例
えばＡｆ等からなるソース、ドレイン及びゲート取８し
電極（３０”）。

（３１）及び（３２）を形成して本例に係る半導体装置
（Ａ）を得る。上記活性化アニールは、不純物が横方向
に拡散しないように例えばＩＲアニール（ランプアニー
ル）を用いることが好ましい。

この製法によれば、チャンネル領域（５）内にＮ型の半
導体領域（１３）を容易に形成することができる。

また、ＳＯＩ膜（２）上に一旦凹Ｒ（２３）を形成した
のち、この凹８（２３）内にゲート電極（８）を埋め込
むようにしたので、半導体装置（Ａ）　　自体の平坦化
が図れ、ステップカバレージの改善を図ることができる
。また、チャンネル領域（５）自体の厚みを薄膜化でき
ることから、ドレイン領域（４）から延びる空乏層をＳ
ＯＩ膜（２）の下端まで到達させることが可能となり、
ホール電流Ｉ　ｐｐの低減化を更に促進させることがで
きる。

尚、上記実施例では、ＮチャンネルのＭＯＳＦＥＴに適
用した例を示したが、もちろん、Ｐチ〒ンネルのＭＯＳ
ＦＥＴにも適用することができる。

５発明の効果〕 本発明に係るＭＩＳ型半導体装置によれば、ＳＯＩ膜に
形成したＭＩＳ型半導体装置の欠点であるインパクト・
アイオナイゼーションによる耐圧劣化を抑制することが
でき、半導体装置自体の高信頼性化を図ることができる
と共に、回路素子としての適用範囲を広げることができ
る。

【図面の簡単な説明】 第１図は本実施例に係るＭ　Ｉ　Ｓ型半導体装置（Ｎ　
Ｍ　０１３　Ｆ　Ｅ　Ｔ　）を示す構成図、第２図はそ
の製法を示す工程図、第３図は従来例を示す構成図、第
４図は提案例を示す構成図、第５図は提案例の欠点を示
す説明図、第６図は他の提案例を示す構成図である。 （Ａ）ｉｉＭＩｓ型半導体装置（ＮＭＯ３ＦＥＴ）、（
１）は絶縁層、（２）はＳＯＩ膜、（３）はソース領域
、（４）はドレイン領域、（５）はチャンネル領域、（
８）はゲート電極、（９）及び（１０）は半導体領域、
（１１）はソース取出し電極、（１２）はドレイン取出
し電極、（１３）はＮ型の半導体領域である。 ＡＭＩ、Ｓ型半算体装１（ＮＭＯ５ＦＥＴ）代　　理　
　人 松　　隈　　秀　　盛 Ｂ！Ｊ Ｃ累３ 凶 第 図

Claims (1)

1. 【特許請求の範囲】 下部から周辺部にかけて絶縁層で囲まれた素子形成領域
   内に、第１導電型のソース領域とドレインイ領域及び第
   ２導電型のチャンネル領域を有してなるＭＩＳ型半導体
   装置において、 上記チャンネル領域以外に、上記ソース領域と上記ドレ
   イン領域に接する第２導電型の領域を有すると共に、上
   記チャンネル領域に第１導電型の領域を有してなるＭＩ
   Ｓ型半導体装置。