JPH04751A - Lead frame - Google Patents
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- JPH04751A JPH04751A JP10205590A JP10205590A JPH04751A JP H04751 A JPH04751 A JP H04751A JP 10205590 A JP10205590 A JP 10205590A JP 10205590 A JP10205590 A JP 10205590A JP H04751 A JPH04751 A JP H04751A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置用リードフレームに関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a lead frame for a semiconductor device.
第６図は従来の半導体装置用リードフレームを示す上面
図、第７図は第６ｒＩ！Ｊの■−■線における断面図で
ある。図において、（１）はリードフレーム本体で、機
械加工またはエツチング加工を施すことにより、位置合
わせ等に使うガイド孔（２）、半導体素子の電気信号を
伝えろリード配線（３）、トランスファモールド成形時
の樹脂の流れ止めに使われるタイバー（４）が形成され
ている。リード配置ａｆ３１は半導体素子（図示せず）
側をインナーリード（３ａ）外部の半導体装置実装用基
板例えばプリント基板と接続する側をアウターリード（
３ｂ）とで形成されている。タイバー（４）は４！ｌ脂
封止後に金型加工により取除かれるので、タイバー（４
）により接続していたリード配線（３）はそれぞれ分離
され、インナーリード（３ａ）からアウターリード（３
ｂ）までのそれぞれのリードごとにリード配線（３）が
形成される。FIG. 6 is a top view showing a conventional lead frame for semiconductor devices, and FIG. 7 is a 6rI! It is a sectional view taken along the line ■-■ of J. In the figure, (1) is the main body of the lead frame, which is machined or etched to form guide holes (2) used for positioning, lead wiring (3) for transmitting electrical signals from semiconductor elements, and wires (3) used during transfer molding. A tie bar (4) is formed to prevent the resin from flowing. Lead arrangement af31 is a semiconductor element (not shown)
The side connected to the inner lead (3a) and the side connected to an external semiconductor device mounting board, such as a printed circuit board, are the outer leads (3a).
3b). Tie bar (4) is 4! l Since it is removed by mold processing after sealing, tie bars (4
) are separated from each other, and the inner lead (3a) is connected to the outer lead (3).
Lead wiring (3) is formed for each lead up to b).
次に、高速動作時におけるリード配線間のクロストーク
ノイズについて述べる。一般に、与えられた回路の長さ
が、それに加えられる電圧波の波長に比べ長い場合は分
布定数回路として扱われる。Next, we will discuss crosstalk noise between lead wires during high-speed operation. Generally, if the length of a given circuit is longer than the wavelength of the voltage wave applied to it, it is treated as a distributed constant circuit.
回路長をＩ、パルス立ち上がり時間をｔｒ、単位長当り
の伝搬遅延時間をＴｄとした時、
なる場合であり、クロストークノイズとは２本の線路間
の電磁結合、静電結合により発生するノイズのことであ
る。クロスト−クノイズの波形の特徴として（よノイズ
の波高値を示す値が係数に１゜Ｋ２で表わされる乙とで
ある。つまり、であり、ここにおいて、Ｌｍｌ、を単位
縁当たりの相互インダクタンス、ＣＩＩＩは単位線長当
りの相互キャパシタンス、Ｌは単位線長当の自己インダ
クタンス、Ｃは単位線長当の自己キャパシタンスを示し
ていの大小関係や、回路長１等に依存することから、適
当な配線回路の場合にはに、を小さく抑えろことが可能
だが、Ｋ１についてはリード配線間のＬｍ。When the circuit length is I, the pulse rise time is tr, and the propagation delay time per unit length is Td, then crosstalk noise is the noise generated by electromagnetic coupling and capacitive coupling between two lines. It is about. As a characteristic of the waveform of crosstalk noise, the value indicating the peak value of the noise is expressed as a coefficient of 1°K2.In other words, where Lml is the mutual inductance per unit edge, CIII is the mutual capacitance per unit wire length, L is the self-inductance per unit wire length, and C is the self-capacitance per unit wire length. In the case of , it is possible to keep Lm small, but for K1, Lm between the lead wires.
Ｌｍ Ｃｍ
ＣＩＩＩに起因した有限な値となる。つまり、コアとて
の大小関係や、回路長１等とは独立した値であるに１に
よって表現されるようなりロストークノイズが必ず発生
するということをしめしている。It is a finite value due to Lm Cm CIII. In other words, this shows that losstalk noise is always generated, as expressed by 1, which is a value independent of the size relationship between the cores and the circuit length 1, etc.
従来のリードフレームは以上のように構成されていたの
で、リード配線間のＬｍ、 Ｃｍがあり、その結果、ク
ロスト−クノイズが発生するという問題点があった。Since the conventional lead frame was constructed as described above, there was a problem that there were Lm and Cm between the lead wires, and as a result, crosstalk noise occurred.
この発明は上記のような問題点を解消するためになされ
たものて、クロストークノイズを減少させることのでき
ろリードフレームを得ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a lead frame that can reduce crosstalk noise.
この発明に係わるリードフレームは、グランド電位用の
配線をリードフし・−ムのリード配線間に設置するとと
もに、グランド電位用の各配線を電気的に接続し、リー
ドフレームのグランド電位用のリード配線と電気的に接
続したものである。In the lead frame according to the present invention, wiring for ground potential is installed between the lead wirings of the lead frame, each wiring for ground potential is electrically connected, and the lead wiring for ground potential of the lead frame is installed between the lead wirings for ground potential. It is electrically connected to.
この発明におけろリードフし、−ムのリード配線は、リ
ード配線間にグランド電位が設置されろことよりリード
配線の相互インダクタンスや相互キャパシタンスが低下
し、その結果、リード配線のクロスｌ−−クノイズが低
下する。In the present invention, since the lead wires of the lead wires and the lead wires have a ground potential between the lead wires, the mutual inductance and mutual capacitance of the lead wires are reduced, and as a result, the cross noise of the lead wires is reduced. decreases.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例である半導体装置用リード
フし−ムのよ画図、第２図は第１図の■■線におけろ断
面図、第３図は第２図の■部の拡大断面図、第４図は第
２図の■部の拡大断面図、第５図は第１図のＶ部の拡大
断面図を示す。図において、（１）はリードフレーム本
体で、機械加工またはエツチング加工を施すことにより
、位置合わせ等に使うガイド孔（２）、半導体素子の電
気信号を伝えるリード配線（３）、トランスファモール
ド成形時の樹脂の流れ止めに使われるタイバー（４）が
形成されている。リード配線（３）は半導体素子（図示
せず）側をインナーリード（３ａ）、外部の半導体装置
実装用基板例えばプリント基板と接続する側をアウター
リード（３ｂ）とて形成される。（８）はリード配線の
内グランド電位用リード配線を示す。このリードフレー
ムにグランド電位配５（６）が形成された絶縁フィルム
（５）が一体化されている。絶縁フィルム（５）上のグ
ランド電位配線（６）は、リード間グランド電位配線（
６ａ） （第３図）とリード間グランド電位配線同士を
電気的に接続する部分（第４図）およびリードフレーム
のグランドフレームのグランド電位用リード配線と電気
的に接続する部分（第５図）より構成される。本実施例
において（より一ド間グランド電位配線（６）同士を電
気的に接続する部分は、絶縁フィルム（５）裏面上に形
成された接続用グランド電位配＃ （６ｂ）とリード間
グランド電位配線と接続用グランド電位配線を電気的に
結ぶためのスルーホール（７）よりなる。さらに、リー
ドフレームのグランド電位用リード配線と電気的に接続
する部分は、リードフレームのグランド電位用リード配
Ｒ（８）とスルーホール（７）により電気的に接続され
、これにより絶縁フいルム上のグランド電位配線はリー
ドフレームのグランド電位配線と電気的に接続されたも
のとなる。また、タイバー（４）については樹脂封止後
に金型加工により取り除か゛れろので、タイバー（４）
により接続されていたリードフレームのリード配線（３
）は分離され、インナーリード（３ａ）からアラターリ
−と（３ｂ）までのそれぞれのリードごとにリード配線
（３）が形成される。その結果、半導体装置本体の内部
のリード配線の間に、半導体装置の所定のグランド電位
用リード配線と電気的に接続したグランド電位配線が施
された半導体装置となる。FIG. 1 is a drawing of a lead frame for a semiconductor device which is an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line ■■ in FIG. 1, and FIG. 4 is an enlarged sectional view of section 2 in FIG. 2, and FIG. 5 is an enlarged sectional view of section V in FIG. 1. In the figure, (1) is the main body of the lead frame, which is machined or etched to form guide holes (2) used for positioning, lead wiring (3) for transmitting electrical signals from semiconductor elements, and wires (3) used during transfer molding. A tie bar (4) is formed to prevent the resin from flowing. The lead wiring (3) is formed with an inner lead (3a) on the semiconductor element (not shown) side and an outer lead (3b) on the side to be connected to an external semiconductor device mounting board, such as a printed circuit board. (8) shows a lead wire for ground potential among the lead wires. An insulating film (5) on which a ground potential wiring 5 (6) is formed is integrated with this lead frame. The ground potential wiring (6) on the insulating film (5) is connected to the inter-lead ground potential wiring (
6a) (Fig. 3), the part that electrically connects the inter-lead ground potential wiring (Fig. 4), and the part that electrically connects the ground potential lead wiring of the ground frame of the lead frame (Fig. 5) It consists of In this example, the part that electrically connects the lead-to-lead ground potential wiring (6) is the connection ground potential wiring # (6b) formed on the back surface of the insulating film (5) and the lead-to-lead ground potential. It consists of a through hole (7) for electrically connecting the wiring and the connection ground potential wiring.Furthermore, the part electrically connected to the ground potential lead wiring of the lead frame is connected to the ground potential lead wiring R of the lead frame. (8) and through holes (7), so that the ground potential wiring on the insulating film is electrically connected to the ground potential wiring on the lead frame. ) must be removed by mold processing after resin sealing, so the tie bar (4)
The lead wiring of the lead frame (3
) are separated, and lead wiring (3) is formed for each lead from the inner lead (3a) to the inner lead (3b). As a result, the semiconductor device has a ground potential wiring electrically connected to a predetermined ground potential lead wiring of the semiconductor device between the lead wiring inside the semiconductor device main body.
次に動作について述へる。半導体装置の所定のグランド
電位用リード配線（８）と電気的に接続したリード配線
間のグランド電位配線（６）がグランド電位に保持でき
、その結果リード配線間にグランド電位が設置される。Next, the operation will be described. The ground potential wiring (6) between the lead wirings electrically connected to the predetermined ground potential lead wiring (8) of the semiconductor device can be held at the ground potential, and as a result, the ground potential is set between the lead wirings.
したがって、リード配線（３）の相互インダクタンス（
Ｌｍ）や相互キャパシタンスＬｍ Ｃｍ
（Ｃｍ）が低下する。そのため’Ｌ とてとの大小関
係や、回路長１等とは独立した値であるＬｍ Ｃｍ
Ｌｍ Ｃｍ
Ｋｔ （Ｋｔ” Ｌ ＋ ｃ ） は−Ｌ−とてが減
少するため小さくなり、これによって表現されろような
りロストークノイズが小さくなる。Therefore, the mutual inductance (
Lm) and mutual capacitance Lm Cm (Cm) decrease. Therefore, Lm Cm is a value independent of the size relationship with 'L and the circuit length 1 etc.
Lm Cm Kt (Kt'' L + c) becomes smaller because the -L- point decreases, and thereby the losstalk noise becomes smaller as expressed.
また、上記実施例ではグランド電位配線（６）はスルー
ホール（７）により電気的に接続され、リード配線間グ
ランド電位配線がグランド電位に保持された場合をしめ
したが、電気的な接続はスルーホール以外の方法による
接続であってもよく、例えば、グランド電位用リード配
線とリード配線間グランド電位配線を全線などのワイヤ
ーボンドや導電性細胞やろう材などによる接続であって
もよく、上記実施例と同様の効果を奏する。Further, in the above embodiment, the ground potential wiring (6) is electrically connected by the through hole (7), and the ground potential wiring between the lead wirings is held at the ground potential, but the electrical connection is through the through hole. The connection may be made by a method other than holes, for example, the ground potential lead wire and the ground potential wire between the lead wires may be connected by wire bonding, conductive cells, brazing material, etc. It has the same effect as the example.
以上のようにこの発明によれば、リードフレームにおけ
るリード配線間にグランド電位を設置したので、半導体
装置内のリード配線のクロストークノイズの低いリード
フレームが得られるという効果がある。As described above, according to the present invention, since the ground potential is set between the lead wires in the lead frame, it is possible to obtain a lead frame with low crosstalk noise of the lead wires in the semiconductor device.
第１図はこの発明の一実施例による半導体装置用リード
フレームを示す上面図、第２図は第１図の■−■線にお
けろ断面図、第３図、第４図、第５図はそれぞれ第２図
の■部、■部および第１図のＶ部の拡大断面図、第６図
は従来のリードフレームを示す上面図、第７図は第６図
の■−■線における断面図である。
図において（３）はリード配線、（６）はグランド配線
、（６ａ）はリード間グランド電位配線、（６ｂ）は接
続用グランド電位配線、（７）Ｌまスルーホール、（８
）はグランド電位リード配線を示す。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a top view showing a lead frame for a semiconductor device according to an embodiment of the present invention, FIG. 2 is a sectional view taken along the line ■-■ in FIG. 1, FIGS. 3, 4, and 5. are respectively enlarged cross-sectional views of parts ■ and ■ in Fig. 2 and part V in Fig. 1, Fig. 6 is a top view showing a conventional lead frame, and Fig. 7 is a cross section taken along the line It is a diagram. In the figure, (3) is the lead wiring, (6) is the ground wiring, (6a) is the inter-lead ground potential wiring, (6b) is the connection ground potential wiring, (7) L through hole, (8)
) indicates ground potential lead wiring. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
ードフレームのリード配線の間に前記グランド電位用配
線が配置され、前記リードフレームと一体化したことを
特徴とするリードフレーム。A lead frame characterized in that an insulating film on which a ground potential wiring is installed is integrated with the lead frame, with the ground potential wiring being arranged between the lead wirings of the lead frame.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102055A JP2617013B2 (en) | 1990-04-17 | 1990-04-17 | Lead frame |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102055A JP2617013B2 (en) | 1990-04-17 | 1990-04-17 | Lead frame |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04751A true JPH04751A (en) | 1992-01-06 |
| JP2617013B2 JP2617013B2 (en) | 1997-06-04 |
Family
ID=14317088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102055A Expired - Fee Related JP2617013B2 (en) | 1990-04-17 | 1990-04-17 | Lead frame |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617013B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497030A (en) * | 1993-06-24 | 1996-03-05 | Shinko Electric Industries Co., Ltd. | Lead frame and resin-molded-type semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104235A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Semiconductor device |
| JPH0260155A (en) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | semiconductor equipment |
-
1990
- 1990-04-17 JP JP2102055A patent/JP2617013B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104235A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Semiconductor device |
| JPH0260155A (en) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | semiconductor equipment |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497030A (en) * | 1993-06-24 | 1996-03-05 | Shinko Electric Industries Co., Ltd. | Lead frame and resin-molded-type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617013B2 (en) | 1997-06-04 |
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