JPH0471236A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にMO8型半
導体装置のソース・ドレイン拡散層及びその引き出し配
線の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a source/drain diffusion layer of an MO8 type semiconductor device and its lead wiring.
従来のMO8型半導体装置のソース・ドレイン拡散層及
び上部金属緯線との接続形成方法について図面を参照し
て説明する。A method of forming a connection between a source/drain diffusion layer and an upper metal latitude line of a conventional MO8 type semiconductor device will be described with reference to the drawings.
第5図(a)〜(e)は従来の半導体装置の製造方法を
工程順に示した断面図である。第6図は第5図に示した
製造方法によって製造された半導体装置の平面図、第5
図(e)は第6図のD−D′線断面図である。FIGS. 5(a) to 5(e) are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps. FIG. 6 is a plan view of a semiconductor device manufactured by the manufacturing method shown in FIG.
Figure (e) is a sectional view taken along the line DD' in Figure 6.
以下に工程順に説明する。The steps will be explained below in order.
第5図(a)に示すように、半導体基板1上にフィール
ド酸化膜2、ゲート酸化膜3を形成した後、約2000
人の厚さの多結晶シリコンを成長し、次に約1000人
の厚さの第1の酸化膜5を成長させ、所定のパターンに
多結晶シリコン及び第1の酸化膜5を同時にパターニン
グし、ゲート電極4を形成する1次にそのゲートt[+
4をマスクとして半導体基板と逆導電型の第1の不純物
(P型基板の場合は、例えばリン)をイオン注入し、1
01018a’〜1019CXI−’程度の低濃度拡散
層6を形成する。As shown in FIG. 5(a), after forming a field oxide film 2 and a gate oxide film 3 on a semiconductor substrate 1, approximately 2000
Growing polycrystalline silicon with a thickness of about 1000 nm, then growing a first oxide film 5 with a thickness of about 1000 nm, and simultaneously patterning the polycrystalline silicon and the first oxide film 5 into a predetermined pattern, The gate t[+
Using 4 as a mask, a first impurity of a conductivity type opposite to that of the semiconductor substrate (for example, phosphorus in the case of a P-type substrate) is ion-implanted, and 1
A low concentration diffusion layer 6 of approximately 01018a' to 1019CXI-' is formed.
第5図(b)に示すように、半導体基板上にCVD法に
より第2の酸化膜7を2000人〜3000人成長させ
る。As shown in FIG. 5(b), a second oxide film 7 of 2,000 to 3,000 layers is grown on the semiconductor substrate by the CVD method.
第5図(C)に示すように、前記第2の酸化WA7を異
方性エツチングによってエッチバックし、半導体基板表
面を露出させると同時にゲート電極4の側壁部にのみ第
2の酸化膜7を残す0次にゲート$41!4及び第2の
酸化WA7をマスクとして、半導体基板と逆導電型の第
2の不純物(P型基板の場合は例えばヒ素)をイオン注
入し、1020〜11021a″−3程度の高濃度拡散
18を形成する。As shown in FIG. 5(C), the second oxide WA 7 is etched back by anisotropic etching to expose the surface of the semiconductor substrate, and at the same time a second oxide film 7 is formed only on the side walls of the gate electrode 4. Using the remaining 0th order gate $41!4 and second oxidized WA7 as a mask, a second impurity of a conductivity type opposite to that of the semiconductor substrate (for example, arsenic in the case of a P-type substrate) is ion-implanted, and 1020 to 11021a''- A high concentration diffusion 18 of about 3 is formed.
次に半導体基板表面上に約1000人のチタン層16を
形成する。Next, a titanium layer 16 of approximately 1000 layers is formed on the surface of the semiconductor substrate.
第5図(d)に示すように熱処理を施して露出した半導
体基板表面にチタンシリサイド層17を形成する。未反
応チタンは過酸化水素水でエツチング除去する。As shown in FIG. 5(d), a titanium silicide layer 17 is formed on the exposed surface of the semiconductor substrate by heat treatment. Unreacted titanium is removed by etching with hydrogen peroxide solution.
第5図fe)に示すように、層間絶縁[3を形成した後
、前記チタンシリサイド17上にコンタクト孔を開孔す
る1次にタングステン又はタングステンのシリサイド1
4を埋め込んだ後、その上部に金属配線15を形成し、
チタンシリサイド層17と金属配線15との電気的接続
を行なう。As shown in FIG.
After embedding 4, metal wiring 15 is formed on top of it,
Electrical connection is made between titanium silicide layer 17 and metal wiring 15.
第5図(1B)は従来の製造方法により製造した場合の
最終工程断面図である。FIG. 5 (1B) is a sectional view of the final process when manufactured by the conventional manufacturing method.
この従来の製造方法では、コンタクト孔は必ず高濃度拡
り層上に形成されたチタンシリサイド層上に開孔する必
要かある。このなめ、拡散層の面積はコンタクト孔の大
きさと、コンタクト孔端とゲート電極端及びフィールド
幅(拡散層#A)との位置合せマージンを含んだ大きさ
となってしまう。In this conventional manufacturing method, the contact hole must necessarily be formed on the titanium silicide layer formed on the high concentration spreading layer. Therefore, the area of the diffusion layer becomes a size including the size of the contact hole and the alignment margin between the end of the contact hole, the end of the gate electrode, and the field width (diffusion layer #A).
このため、半導体基板と拡散層との接合容量が大きくな
るという不具合がある。この接合容量は、トランジスタ
の電流駆動能力向上のなめ短ゲート長を実現する場合、
ソース・ドレイン間のパンチスルー防止のために半導体
基板の不純物濃度を高くすると大きくなる。Therefore, there is a problem that the junction capacitance between the semiconductor substrate and the diffusion layer increases. This junction capacitance is important when achieving a short gate length that improves the current drive capability of a transistor.
This increases if the impurity concentration of the semiconductor substrate is increased to prevent punch-through between the source and drain.
従って、MOSトランジスタのゲート長を小さくしても
高速動作する集積回路装置が製造できないという不具合
がある。さらに、コンタクト孔を高濃度拡散層上のチタ
ンシリサイド上に形成するため、上に述べた面積が必要
であり、高密度なMOSトランジスタの配置ができない
という不具合がある。Therefore, there is a problem in that even if the gate length of the MOS transistor is reduced, an integrated circuit device that operates at high speed cannot be manufactured. Furthermore, since the contact hole is formed on the titanium silicide on the heavily doped diffusion layer, the above-mentioned area is required, and there is a problem in that high-density MOS transistors cannot be arranged.
本発明の目的は半導体基板とドレイン拡散層との接合容
量を著しく低減し、集積回路装置の高速動作を可能にす
る半導体装置の製造方法を提供することにある。An object of the present invention is to provide a method for manufacturing a semiconductor device that significantly reduces the junction capacitance between a semiconductor substrate and a drain diffusion layer and enables high-speed operation of an integrated circuit device.
前記目的を達成するため、本発明に係る半導体装置の製
造方法においては、ゲート酸化膜形成工程と、ゲート電
極及び酸化膜形成工程と、低濃度不純物拡散層形成工程
と、基板表面露出工程と、高濃度拡散層形成工程と、不
純物拡散工程と、パターニング工程と、成長工程と、配
線工程とを有する半導体装置の製造方法であって、
ゲート酸化膜形成工程は、一導電型を有する半導体基板
上にフィールド領域及び活性領域を形成し、活性領域上
にゲート酸化膜を形成するものであり、
ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に所
定のパターンでゲート電極及びゲート電極と同一パター
ンの第1の酸化膜を形成するものであり、
低濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第1の不純物を前記ゲート電極をマスクとして、自己
整合的に半導体基板中にイオン注入し、低濃度の不純物
拡散層を形成するものであり、
基板表面露出工程は、第2の酸化膜を半導体基板上に成
長させ、異方性エツチングによって、前記ゲート電tf
i側壁部にのみ第2の酸化膜を残すと同時に、ゲート電
極及びフィールド領域以外の半導体基板表面を露出させ
るものであり、高濃度不純物拡散層形成工程は、半導体
基板と逆導電型の第2の不純物を前記ゲート電極及び側
壁部の第2の酸化膜をマスクとして、自己整合的に半導
体基板中にイオン注入し、高濃度の不純物拡散層を形成
するものであり、
不純物拡散工程は、薄い多結晶シリコン層を成長させた
後、熱処理を施し、高濃度拡散層と接続する前記多結晶
シリコン層中に高濃度換算層から第2の不純物を拡散さ
せるものであり、パターニング工程は、所定の形状に前
記多結晶層シリコン層をパターニングするものであり、
成長工程は、所定の形状にパターニングされた多結晶シ
リコン層上、及び前記多結晶シリコン層が除去されて露
出した高濃度拡散層上にCVD法により高融点金属を選
択的に成長させるものであり、
配線工程は、層間絶縁膜を成長させ、前記高融点金属上
の層間絶縁膜にコンタクト孔を開孔し、上部金属配線と
電気的接続を行なうものである。In order to achieve the above object, the method for manufacturing a semiconductor device according to the present invention includes a gate oxide film forming step, a gate electrode and oxide film forming step, a low concentration impurity diffusion layer forming step, a substrate surface exposing step, A method for manufacturing a semiconductor device comprising a high concentration diffusion layer formation process, an impurity diffusion process, a patterning process, a growth process, and a wiring process, wherein the gate oxide film formation process is performed on a semiconductor substrate having one conductivity type. A field region and an active region are formed on the active region, and a gate oxide film is formed on the active region. In the gate electrode and oxide film forming process, the gate electrode and the same pattern as the gate electrode are formed on the gate oxide film in a predetermined pattern. In the step of forming a low concentration impurity diffusion layer, a first impurity of a conductivity type opposite to that of the semiconductor substrate is ionized into the semiconductor substrate in a self-aligned manner using the gate electrode as a mask. In the substrate surface exposure step, a second oxide film is grown on the semiconductor substrate, and anisotropic etching is performed to form a low concentration impurity diffusion layer.
The second oxide film is left only on the i-side wall portion, and at the same time, the surface of the semiconductor substrate other than the gate electrode and field region is exposed. The impurity is ion-implanted into the semiconductor substrate in a self-aligned manner using the gate electrode and the second oxide film on the sidewalls as a mask to form a highly concentrated impurity diffusion layer. After growing the polycrystalline silicon layer, heat treatment is performed to diffuse the second impurity from the high concentration conversion layer into the polycrystalline silicon layer connected to the high concentration diffusion layer, and the patterning step is performed using a predetermined method. patterning the polycrystalline silicon layer in a shape,
In the growth process, a high melting point metal is selectively grown by CVD on a polycrystalline silicon layer patterned into a predetermined shape and on a high concentration diffusion layer exposed by removing the polycrystalline silicon layer. In the wiring step, an interlayer insulating film is grown, a contact hole is formed in the interlayer insulating film on the high melting point metal, and electrical connection is made to the upper metal wiring.
また、本発明においてはドーピング工程を含むものであ
り、
該ドーピング工程は、第2の酸化膜を異方性エツチング
によりエツチングし、半導体基板表面を露出させた後、
薄い多結晶シリコン層を成長させ、次に半導体基板と逆
導電型の第2の不純物を前記多結晶シリコンを通してイ
オン注入し、高濃度拡散層を形成すると同時に、多結晶
シリコン中に第2の不純物をドーピングするものである
。Further, the present invention includes a doping step, in which the second oxide film is etched by anisotropic etching to expose the surface of the semiconductor substrate, and then the second oxide film is etched by anisotropic etching.
A thin polycrystalline silicon layer is grown, and then a second impurity of a conductivity type opposite to that of the semiconductor substrate is ion-implanted through the polycrystalline silicon to form a highly concentrated diffusion layer, and at the same time the second impurity is implanted into the polycrystalline silicon. It is a doping method.
MOSトランジスタのソース・ドレインに対して開孔す
るコンタクト孔を、ソース・トレインからフィールド酸
化膜上に引出した高融点金属に対して開孔する。これに
より、ソース・ドレイン拡散層の面積を可及的に極小に
抑えることが可能となる。Contact holes to be opened to the source and drain of the MOS transistor are opened to the high melting point metal drawn out from the source train onto the field oxide film. This makes it possible to minimize the area of the source/drain diffusion layer as much as possible.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
(実施例1)
第1図(a)〜(f)は本発明の半導体装置の製造方法
を工程順に示した断面図である。第2図は第1図に示し
た製造方法によって製造された半導体装置の平面図、第
1図(f)は第2図のA−A′線断面図である。(Example 1) FIGS. 1(a) to 1(f) are cross-sectional views showing the method of manufacturing a semiconductor device of the present invention in order of steps. FIG. 2 is a plan view of a semiconductor device manufactured by the manufacturing method shown in FIG. 1, and FIG. 1(f) is a sectional view taken along line A-A' in FIG.
以下に工程順に説明する。The steps will be explained below in order.
第1図(a)に示すように、半導体基板1上にフィール
ド酸化膜2、ゲート酸化1!13を形成した後、約20
00人の厚さの多結晶シリコンを成長し、次に約100
0人の厚さの第1の酸化膜5を同時にパターニングし、
ゲート電極4を形成する6次にそのゲート電極4をマス
クとして、半導体基板と逆導電型の第1の不純物(P型
基板の場合は、例えばリン)ライオン注入し、10’
”cs−3〜10” >−’程度の低濃度拡散層6を形
成する。As shown in FIG. 1(a), after forming a field oxide film 2 and a gate oxide film 1!13 on a semiconductor substrate 1, approximately 2
Grow polycrystalline silicon to a thickness of about 100 µm, then about 100 µm thick.
simultaneously patterning the first oxide film 5 with a thickness of 0.
Forming the gate electrode 4 Next, using the gate electrode 4 as a mask, a first impurity of the conductivity type opposite to that of the semiconductor substrate (for example, phosphorus in the case of a P-type substrate) is implanted.
A low concentration diffusion layer 6 of approximately "cs-3 to 10">-' is formed.
第1図(b)に示すように、半導体基板上にCVD法に
より第2の酸化膜7を2000人〜3000人成長させ
る。As shown in FIG. 1(b), a second oxide film 7 of 2,000 to 3,000 layers is grown on the semiconductor substrate by the CVD method.
第1図(C)に示すように、前記第2の酸化WA7を異
方性エツチングによってエツチバ・ンクし、半導体基板
表面を露出させると同時にゲート電#!側壁部にのみ第
2の酸化[7を残す、このとき、ゲート電極4上には第
1の酸化膜5が存在するためゲート電極4の表面は露出
しない。As shown in FIG. 1(C), the second oxidized WA 7 is etched by anisotropic etching to expose the surface of the semiconductor substrate and at the same time remove the gate electrode. The second oxidation film 7 is left only on the sidewalls. At this time, the surface of the gate electrode 4 is not exposed because the first oxide film 5 is present on the gate electrode 4.
次にゲート電極4及び第2の酸化WA7をマスクとして
、半導体基板と逆導電型の第2の不純物(P型基板の場
合は例えばAs)をイオン注入し、1020〜1021
国4程度の高濃度拡散層8を形成する。Next, using the gate electrode 4 and the second oxidized WA 7 as masks, a second impurity of a conductivity type opposite to that of the semiconductor substrate (for example, As in the case of a P-type substrate) is ion-implanted.
A high concentration diffusion layer 8 of about 4 in Japan is formed.
次に薄い多結晶シリコン層(例えば200〜500人)
9を成長させる。Next, a thin polycrystalline silicon layer (e.g. 200-500 people)
Grow 9.
第1図16)に示すように、熱処理(例えば900゛C
20分程度)を施して高濃度拡散層と接続した多結晶シ
リコン層中に第2の不純物を拡散させる。As shown in Fig. 1 16), heat treatment (e.g. 900°C
(for about 20 minutes) to diffuse the second impurity into the polycrystalline silicon layer connected to the high concentration diffusion layer.
次に多結晶シリコンを所定の形状にフォトレジスト11
をマスクに異方性エツチングを行なう、このとき、多結
晶シリコン層9の膜厚が薄いため、エツチング時のオー
バーエッチ量を小さく抑えることができ、フォトレジス
ト11がない領域において、高濃度拡散層が大きくエツ
チングされることはない。Next, photoresist 11 is applied to polycrystalline silicon in a predetermined shape.
At this time, since the polycrystalline silicon layer 9 is thin, the amount of overetching during etching can be kept small, and in the area where the photoresist 11 is not present, the highly concentrated diffusion layer is is not etched to a large extent.
薄いシリコン層9はフィールド上及びゲート電極上に任
意にパターニングすることができる。The thin silicon layer 9 can be patterned arbitrarily on the field and on the gate electrode.
第1図(e)に示すように、CVD法により薄い多結晶
シリコン層9及び不純物ドーピングされた領域の多結晶
シリコン層10と、露出している高濃度不純物拡散層8
上に選択的に高融点金属(例えばタングステン)12を
約1000〜1500人成長させる。As shown in FIG. 1(e), a thin polycrystalline silicon layer 9 formed by CVD, a polycrystalline silicon layer 10 in an impurity-doped region, and an exposed high concentration impurity diffusion layer 8 are shown.
Approximately 1000 to 1500 refractory metals (eg, tungsten) 12 are selectively grown on top.
このとき、高融点金属層の層抵抗は1Ω/口以下となる
。At this time, the layer resistance of the high melting point metal layer is 1Ω/mouth or less.
第1図Tf)に示すように、層間絶縁11A13を約5
000人成長させ、高融点金属12上にコンタクト孔を
開孔し、次にタングステン又はタングステンのシリサイ
ド14を埋め込んだ後、その上部に金属配!115を形
成し、高融点金属12と金属配線15との電気的接続を
行なう。As shown in FIG. 1Tf), the interlayer insulation 11A13 is
A contact hole is formed on the high melting point metal 12, and then tungsten or tungsten silicide 14 is buried, and then a metal is placed on top of it! 115 is formed to electrically connect the high melting point metal 12 and the metal wiring 15.
第1図(f)は本発明の製造方法により製造した場合の
最終工程断面図である。FIG. 1(f) is a sectional view of the final process when manufactured by the manufacturing method of the present invention.
(実施例2) 以下に本発明の実施例2について説明する。(Example 2) Example 2 of the present invention will be described below.
本発明の半導体装置の製造方法において、第1図(C)
の工程で、第2の酸化膜7をエッチバックし、ゲート電
極4の則壁部にのみ第2の酸化W:47を残し、かつ半
導体基板表面を露出させた後、薄い多結晶シリコン層(
例えば200〜500人)9を成長させ、半導体基板と
逆導電型の第2の不純物(P型基板の場合、例えばヒ素
)を多結晶シリコン層9を通してイオン注入する。In the method for manufacturing a semiconductor device of the present invention, FIG.
In the process, the second oxide film 7 is etched back, leaving the second oxide W:47 only on the regular walls of the gate electrode 4 and exposing the surface of the semiconductor substrate, and then a thin polycrystalline silicon layer (
For example, 200 to 500 people) 9 is grown, and a second impurity of a conductivity type opposite to that of the semiconductor substrate (for example, arsenic in the case of a P type substrate) is ion-implanted through the polycrystalline silicon layer 9.
次に熱処理(例えば900°Cl2O分程度)を行なう
と、第1図+d)と同一の構造を得ることができる。Next, by performing a heat treatment (for example, about 900 DEG C. Cl2O), the same structure as in FIG. 1+d) can be obtained.
以下は実施例1で説明した製造方法と同一である。The following manufacturing method is the same as that described in Example 1.
(実施例3)
以下に本発明の製造方法の応用例を図面を参照して説明
する。(Example 3) An application example of the manufacturing method of the present invention will be described below with reference to the drawings.
第3図(a) 、 (b)及び第4図(a) 、 (b
)に本発明の製造方法によりI!!遺した半導体装置の
平面図及び断面図を示す。Figure 3 (a), (b) and Figure 4 (a), (b)
) by the production method of the present invention. ! A plan view and a cross-sectional view of the semiconductor device that was left behind are shown.
第3図(a) 、 (b)では、2つのMOS)ランジ
スタが接近して配置されており、異なるトランジスタの
ドレインとソースが近距離にあり、各々のソース・トレ
インに対してコンタクト孔を開孔する場合について示す
。In Figures 3(a) and 3(b), two MOS transistors are placed close together, the drains and sources of different transistors are close together, and contact holes are opened for each source train. The case where holes are made is shown below.
本発明の製造方法により多結晶シリコン層9をゲート電
極上の一部にまたがってパターニングし、その上部に高
融点金属12を成長させ、この高融点金属に対して、コ
ンタクト孔を開孔し、上部の金属配線と電気的接続を得
ている。この場合のコンタクト孔は酸化膜を介してゲー
ト″Ijh極上部に存在する高融点金属に対して開孔さ
れている。By the manufacturing method of the present invention, the polycrystalline silicon layer 9 is patterned over a part of the gate electrode, a high melting point metal 12 is grown on top of the polycrystalline silicon layer 9, and a contact hole is formed in the high melting point metal, Electrical connection is obtained with the upper metal wiring. In this case, the contact hole is opened through the oxide film to the high melting point metal existing at the top of the gate "Ijh".
第4図(a) 、 (b)では2つのMOSトランジス
タがある程度の距離をもって配置されている場合で、か
つ、向い合って配置された拡散層がともにソースである
場合ついて示す。FIGS. 4(a) and 4(b) show a case where two MOS transistors are arranged at a certain distance from each other, and the diffusion layers arranged facing each other are both sources.
本発明の製造方法により、多結晶シリコン層9を向い合
う2つのMOSトランジスタのソースを含むようにパタ
ーニングし、その上部に高融点金属12を成長させ、こ
の高融点金属に対してコンタクト孔を開孔し、上部の金
属配線と電気的接続を得ている。この場合のコンタクト
孔はフィールド酸化股上の高融点金属12に対して開孔
されている。According to the manufacturing method of the present invention, the polycrystalline silicon layer 9 is patterned to include the sources of two MOS transistors facing each other, a high melting point metal 12 is grown on top of the polycrystalline silicon layer 9, and a contact hole is opened in the high melting point metal. A hole is made to obtain electrical connection with the metal wiring on the top. The contact hole in this case is opened to the high melting point metal 12 on the field oxide ridge.
また、第3図のトランジスタTr2.第4図のトランジ
スタTrl、Tr2のドレインに接続するコンタクト孔
の面積の大部分は、フィールド上に引き出された高融点
金属領域であり、ドレイン拡散層の面積は小さく抑えら
れている。Further, the transistor Tr2 in FIG. Most of the area of the contact holes connected to the drains of the transistors Trl and Tr2 in FIG. 4 is a high melting point metal region drawn out onto the field, and the area of the drain diffusion layer is kept small.
以上説明したように本発明の製造方法では、MOSトラ
ンジスタのソース・ドレインに対して開孔するコンタク
ト孔を、ソース・トレインからフィールド酸化膜上に引
き出した高融点金属に対して開孔するため、ソース・ド
レイン拡散層の面積を極小に抑えることができる。従っ
て、半導体基板とドレイン拡散層との接合容量を著しく
低減でき、集積回路装置の高速動作が可能となる。As explained above, in the manufacturing method of the present invention, the contact holes for the source and drain of the MOS transistor are opened for the refractory metal drawn from the source train onto the field oxide film. The area of the source/drain diffusion layer can be minimized. Therefore, the junction capacitance between the semiconductor substrate and the drain diffusion layer can be significantly reduced, and the integrated circuit device can operate at high speed.
また、ソース・トレインから引き出しな高融点金属を酸
化膜を介してゲート電極上部にまで形成でき、その領域
の高融点金属上にコンタクト孔を開孔するため、コンタ
クト孔を開孔するなめに必要な面積を拡散層上に設ける
必要がなく、トランジスタの面積を小さくできる。従っ
て、集積回路装置の集積度を向上させることができると
いう効果を有する。In addition, the high melting point metal drawn from the source train can be formed up to the top of the gate electrode via the oxide film, and the contact hole is formed on the high melting point metal in that area, so it is necessary to form the contact hole. There is no need to provide a large area on the diffusion layer, and the area of the transistor can be reduced. Therefore, there is an effect that the degree of integration of the integrated circuit device can be improved.
さらに、薄い多結晶シリコンのパターニングを任意に行
なえるため、別々の拡散層を薄い多結晶シリコンを介し
て高融点金属で接続でき、より高密度な素子配置が可能
となる。Furthermore, since the thin polycrystalline silicon can be patterned arbitrarily, separate diffusion layers can be connected with a high melting point metal via the thin polycrystalline silicon, making it possible to arrange elements at a higher density.
第1図(a)〜(f)は本発明の実施例を工程順に示し
た断面図、第2図は本発明の詳細な説明する平面図、第
3図(a)1第4図(a)は本発明を応用したMOSト
ランジスタの配置を説明するための平面図、第3図(b
)は第3図(a)のB−B′線断面図、第4図(b)は
第4図(a)のc−c′線断面図、第5図(a)〜(e
)は従来の製造方法を工程順に示した断面図、第6図は
従来の製造方法を説明するための平面図である。
1・パ・半導体基板 2・・・フィールド酸化膜
3・・・ゲート酸化膜 4・・・ゲート電極5・・
・第1の酸化膜
6・・・低濃度不純物拡散層
7・・・第2の酸化膜
8・・・高濃度不純物拡散層
9・・・多結晶シリコン層
10・・・不純物拡散された多結晶シリコン層11・・
・フォトレジスト 12・・・高融点金属13・・・
層間絶縁膜
14・・・タングステン又はタングステンシリサイド1
5・・・金属配線 16・・・チタン17・・
・チタンシリサイド
特許出願人 日本電気株式会社
第
図
第
3図
(f)
第
図
第
図
(cl)
第
図
(、f)
第
図
(b)
(C)
第5図1(a) to 1(f) are cross-sectional views showing embodiments of the present invention in the order of steps, FIG. 2 is a plan view explaining the present invention in detail, and FIG. ) is a plan view for explaining the arrangement of a MOS transistor to which the present invention is applied, and FIG.
) is a sectional view taken along the line B-B' in FIG. 3(a), FIG. 4(b) is a sectional view taken along the line c-c' in FIG. 4(a), and FIGS.
) is a sectional view showing the conventional manufacturing method in the order of steps, and FIG. 6 is a plan view for explaining the conventional manufacturing method. 1.Paper.Semiconductor substrate 2...Field oxide film 3...Gate oxide film 4...Gate electrode 5...
- First oxide film 6...Low concentration impurity diffusion layer 7...Second oxide film 8...High concentration impurity diffusion layer 9...Polycrystalline silicon layer 10...Polycrystalline silicon layer 10... Crystalline silicon layer 11...
・Photoresist 12...High melting point metal 13...
Interlayer insulating film 14...tungsten or tungsten silicide 1
5...Metal wiring 16...Titanium 17...
・Titanium silicide patent applicant NEC Corporation Figure 3 (f) Figure 3 (cl) Figure (, f) Figure (b) (C) Figure 5
Claims (2)
形成工程と、低濃度不純物拡散層形成工程と、基板表面
露出工程と、高濃度拡散層形成工程と、不純物拡散工程
と、パターニング工程と、成長工程と、配線工程とを有
する半導体装置の製造方法であって、 ゲート酸化膜形成工程は、一導電型を有する半導体基板
上にフィールド領域及び活性領域を形成し、活性領域上
にゲート酸化膜を形成するものであり、 ゲート電極及び酸化膜形成工程は、ゲート酸化膜上に所
定のパターンでゲート電極及びゲート電極と同一パター
ンの第1の酸化膜を形成するものであり、 低濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第1の不純物を前記ゲート電極をマスクとして、自己
整合的に半導体基板中にイオン注入し、低濃度の不純物
拡散層を形成するものであり、 基板表面露出工程は、第2の酸化膜を半導体基板上に成
長させ、異方性エッチングによつて、前記ゲート電極側
壁部にのみ第2の酸化膜を残すと同時に、ゲート電極及
びフィールド領域以外の半導体基板表面を露出させるも
のであり、 高濃度不純物拡散層形成工程は、半導体基板と逆導電型
の第2の不純物を前記ゲート電極及び側壁部の第2の酸
化膜をマスクとして、自己整合的に半導体基板中にイオ
ン注入し、高濃度の不純物拡散層を形成するものであり
、 不純物拡散工程は、薄い多結晶シリコン層を成長させた
後、熱処理を施し、高濃度拡散層と接続する前記多結晶
シリコン層中に高濃度拡散層から第2の不純物を拡散さ
せるものであり、 パターニング工程は、所定の形状に前記多結晶層シリコ
ン層をパターニングするものであり、成長工程は、所定
の形状にパターニングされた多結晶シリコン層上、及び
前記多結晶シリコン層が除去されて露出した高濃度拡散
層上にCVD法により高融点金属を選択的に成長させる
ものであり、 配線工程は、層間絶縁膜を成長させ、前記高融点金属上
の層間絶縁膜にコンタクト孔を開孔し、上部金属配線と
電気的接続を行なうものであることを特徴とする半導体
装置の製造方法。(1) Gate oxide film formation process, gate electrode and oxide film formation process, low concentration impurity diffusion layer formation process, substrate surface exposure process, high concentration diffusion layer formation process, impurity diffusion process, patterning process , a method for manufacturing a semiconductor device comprising a growth step and a wiring step, the gate oxide film forming step forming a field region and an active region on a semiconductor substrate having one conductivity type, and forming a gate oxide film on the active region. The gate electrode and oxide film forming process is to form a gate electrode and a first oxide film with the same pattern as the gate electrode in a predetermined pattern on the gate oxide film, and to form a first oxide film with a low concentration impurity. In the diffusion layer forming step, a first impurity of a conductivity type opposite to that of the semiconductor substrate is ion-implanted into the semiconductor substrate in a self-aligned manner using the gate electrode as a mask to form a low concentration impurity diffusion layer, In the substrate surface exposure step, a second oxide film is grown on the semiconductor substrate, and by anisotropic etching, the second oxide film is left only on the side walls of the gate electrode, and at the same time, the second oxide film is left on the side walls of the gate electrode and other areas other than the gate electrode and the field area. The high-concentration impurity diffusion layer forming step involves self-aligning a second impurity having a conductivity type opposite to that of the semiconductor substrate using the gate electrode and the second oxide film on the sidewalls as a mask. In this process, ions are implanted into the semiconductor substrate to form a highly concentrated impurity diffusion layer.The impurity diffusion process involves growing a thin polycrystalline silicon layer and then heat-treating it to connect it to the highly concentrated diffusion layer. A second impurity is diffused into the polycrystalline silicon layer from a high concentration diffusion layer, the patterning step is to pattern the polycrystalline silicon layer into a predetermined shape, and the growth step is to pattern the polycrystalline silicon layer into a predetermined shape. A high melting point metal is selectively grown by CVD on a polycrystalline silicon layer patterned into a shape and on a high concentration diffusion layer exposed after the polycrystalline silicon layer is removed. A method of manufacturing a semiconductor device, comprising growing an insulating film, forming a contact hole in an interlayer insulating film on the high melting point metal, and making an electrical connection to an upper metal wiring.
によりエッチングし、半導体基板表面を露出させた後、
薄い多結晶シリコン層を成長させ、次に半導体基板と逆
導電型の第2の不純物を前記多結晶シリコンを通してイ
オン注入し、高濃度拡散層を形成すると同時に、多結晶
シリコン中に第2の不純物をドーピングするものである
ことを特徴とする請求項第(1)項記載の半導体装置の
製造方法。(2) includes a doping step, in which the second oxide film is etched by anisotropic etching to expose the semiconductor substrate surface;
A thin polycrystalline silicon layer is grown, and then a second impurity of a conductivity type opposite to that of the semiconductor substrate is ion-implanted through the polycrystalline silicon to form a highly concentrated diffusion layer, and at the same time the second impurity is implanted into the polycrystalline silicon. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the method comprises doping.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2183481A JP2985246B2 (en) | 1990-07-11 | 1990-07-11 | Method for manufacturing semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JPH0471236A true JPH0471236A (en) | 1992-03-05 |
JP2985246B2 JP2985246B2 (en) | 1999-11-29 |
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JP (1) | JP2985246B2 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05267596A (en) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | Mis integrated circuit device |
US5523246A (en) * | 1995-06-14 | 1996-06-04 | United Microelectronics Corporation | Method of fabricating a high-voltage metal-gate CMOS device |
US7279218B2 (en) | 2004-01-23 | 2007-10-09 | Kobe Steel, Ltd. | Coated body having excellent thermal radiation property used for members of electronic device |
JP2008120065A (en) * | 2006-10-19 | 2008-05-29 | Hitachi Chem Co Ltd | Heat radiating film |
US7602110B2 (en) | 2005-03-23 | 2009-10-13 | Samsung Sdi Co., Ltd. | Heat dissipation unit for a plasma display apparatus |
-
1990
- 1990-07-11 JP JP2183481A patent/JP2985246B2/en not_active Expired - Lifetime
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JP2985246B2 (en) | 1999-11-29 |
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