JPH0466648U - - Google Patents

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JPH0466648U
JPH0466648U JP10666990U JP10666990U JPH0466648U JP H0466648 U JPH0466648 U JP H0466648U JP 10666990 U JP10666990 U JP 10666990U JP 10666990 U JP10666990 U JP 10666990U JP H0466648 U JPH0466648 U JP H0466648U
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JP
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memory
latch
cpu
circuit
output
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JP10666990U
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【図面の簡単な説明】
第1図は本考案を実施したメモリ・アクセス制
御装置の構成ブロツク図、第2図は本考案装置に
おけるマトリクス回路の構成図、第3図は第2図
に示したマトリクス回路の動作を表わす表、第4
図は本考案装置の動作を表わすタイムチヤート、
第5図はバイト境界をまたがるデータを読み出す
際を表わす図である。 1……CPU、2……メモリ、3……加算器、
4……制御回路、5……第1のラツチ、51……
デコーダ、6……第2のラツチ、7……マトリク
ス回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. CPUと、このCPUが出力するアドレスに応
    じて2バイトにまたがるデータを送出するメモリ
    とを有するメモリ・アクセス制御装置において、
    前記CPUが送出するアドレスの上位ビツト部を
    入力し一定時間後にこの上位ビツト部の値をイン
    クリメントして順次前記メモリに与える加算器と
    、前記加算器から送出された前記上位ビツト部に
    対応して前記メモリから送出されたデータをラツ
    チする第1のラツチと、前記加算器から出力され
    た前記上位ビツト部をインクリメントした値に対
    応して前記メモリから送出されたデータをラツチ
    する第2のラツチと、前記CPUから送出された
    アドレスの下位ビツト部をデコードし前記第1の
    ラツチ及び前記第2のラツチから出力すべきデー
    タが選択されるマトリクス回路と、前述した各回
    路要素のタイミング制御を行う制御回路とを備え
    ることを特徴とするメモリ・アクセス制御回路。
JP10666990U 1990-10-11 1990-10-11 Pending JPH0466648U (ja)

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JP10666990U JPH0466648U (ja) 1990-10-11 1990-10-11

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JPH0466648U true JPH0466648U (ja) 1992-06-12

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ID=31852850

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JP10666990U Pending JPH0466648U (ja) 1990-10-11 1990-10-11

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