JPH0464906A - データ記憶装置 - Google Patents
データ記憶装置Info
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- JPH0464906A JPH0464906A JP17811190A JP17811190A JPH0464906A JP H0464906 A JPH0464906 A JP H0464906A JP 17811190 A JP17811190 A JP 17811190A JP 17811190 A JP17811190 A JP 17811190A JP H0464906 A JPH0464906 A JP H0464906A
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- 239000003990 capacitor Substances 0.000 claims description 4
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Landscapes
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ記憶装置に関し、特に、位相同期データ
の信号処理回路を備えるデータ記憶装置に関する。
の信号処理回路を備えるデータ記憶装置に関する。
データ記憶装置のうち、位相同期データの信号処理回路
を備える従来のデータ記憶装置は、データ記憶部から読
出した読出し信号を読出し信号処理回路でデータパルス
に変換する。このデータパルスを入力してデータ復調用
のリードクロックを生成する位相同期化回路は、記憶デ
ータの先頭部に設けられていて同一周期のデータで構成
したギャップ部によって引込み動作を行なう。
を備える従来のデータ記憶装置は、データ記憶部から読
出した読出し信号を読出し信号処理回路でデータパルス
に変換する。このデータパルスを入力してデータ復調用
のリードクロックを生成する位相同期化回路は、記憶デ
ータの先頭部に設けられていて同一周期のデータで構成
したギャップ部によって引込み動作を行なう。
このため、読出し信号処理回路には、読出し信号の分解
能に起因するピークシフトや振幅変動を改善するため、
トランスバーサルフィルタが設けられている。
能に起因するピークシフトや振幅変動を改善するため、
トランスバーサルフィルタが設けられている。
上述のような従来のデータ記憶装置の読出し信号処理回
路のトランスバーサルフィルタは、読出し信号のピーク
シフトや振幅変動を改善するため、高周波領域が持上が
った利得伝達特性を有している。このため、低周波成分
が多い読出し信号は、信号対雑音比が悪化してピークパ
ルスの時間的なゆらぎが多くなる。ギャップ部のデータ
は、同一周期のデータ（パターン）であるため、分解能
に起因するピークシフトや振幅変動は殆んどない。従っ
て、トランスバーサルフィルタによってピークパルスの
時間的なゆらぎのみが多くなってギャップ部のデータは
悪化する。
路のトランスバーサルフィルタは、読出し信号のピーク
シフトや振幅変動を改善するため、高周波領域が持上が
った利得伝達特性を有している。このため、低周波成分
が多い読出し信号は、信号対雑音比が悪化してピークパ
ルスの時間的なゆらぎが多くなる。ギャップ部のデータ
は、同一周期のデータ（パターン）であるため、分解能
に起因するピークシフトや振幅変動は殆んどない。従っ
て、トランスバーサルフィルタによってピークパルスの
時間的なゆらぎのみが多くなってギャップ部のデータは
悪化する。
ギャップ部のデータは、データ復調用のリードクロック
を生成する位相同期化回路の引込み動作に使用するため
、ピークパルスの時間的なゆらぎが多くなると、引込み
動作に悪影響を与え、引込み動作完了までの時間が伸び
、記憶データの誤検出を庸らすという欠点がある。
を生成する位相同期化回路の引込み動作に使用するため
、ピークパルスの時間的なゆらぎが多くなると、引込み
動作に悪影響を与え、引込み動作完了までの時間が伸び
、記憶データの誤検出を庸らすという欠点がある。
本発明のデータ記憶装置は、先頭部に位相同期化回路の
引込み動作用の同一周期のデータで構成したギャップ部
を有する記憶情報を処理するデータ記憶装置であって、
前記記憶情報を読出す磁気ヘッドと、前記磁気ヘッドか
らの再生信号を入力して増幅する増幅回路と、前記増幅
回路からの増幅回路出力信号を入力してその高周波成分
を抑制したフィルタ出力信号を出力するフィルタと、前
記フィルタ出力信号を入力してそのピークシフトを改善
した余弦等化回路出力信号を出力する余弦等化回路と、
前記余弦等化回路出力信号を入力してそのピーク値を検
出してパルス信号としたピークパルス列を出力するピー
ク検出回路と、前記ピークパルス列を入力して同期化デ
ータパルスおよびリードクロックを生成して出力する位
相同期化回路と、前記同期化データパルスおよび前記リ
ードクロックを入力して記憶情報を復調する復調回路と
、リード制御信号を入力してリード開始信号を前記位相
同期化回路に出力すると共にタップゲイン切替え信号を
前記余弦化等価回路に出力するリード制御回路とを備え
、前記余弦等化回路が、前記フィルタ出力信号を入力す
ると共にインピーダンス整合抵抗を介して接地されるデ
ィレーラインおよびバッファ回路と、前記ディレーライ
ンの出力信号を正入力端子に入力しかつ前記バッファ回
路の出力信号をコンデンサおよび抵抗を介して負入力端
子に入力する減算器と、前記減算器の負入力端子と接地
抵抗との間に接続したスイッチとを有し、前記スイッチ
のオンオフの制御を前記タップゲイン切替え信号によっ
て行うようにしたものである 〔実施例〕 次に本発明の実施例について図面を参照して説明する。
引込み動作用の同一周期のデータで構成したギャップ部
を有する記憶情報を処理するデータ記憶装置であって、
前記記憶情報を読出す磁気ヘッドと、前記磁気ヘッドか
らの再生信号を入力して増幅する増幅回路と、前記増幅
回路からの増幅回路出力信号を入力してその高周波成分
を抑制したフィルタ出力信号を出力するフィルタと、前
記フィルタ出力信号を入力してそのピークシフトを改善
した余弦等化回路出力信号を出力する余弦等化回路と、
前記余弦等化回路出力信号を入力してそのピーク値を検
出してパルス信号としたピークパルス列を出力するピー
ク検出回路と、前記ピークパルス列を入力して同期化デ
ータパルスおよびリードクロックを生成して出力する位
相同期化回路と、前記同期化データパルスおよび前記リ
ードクロックを入力して記憶情報を復調する復調回路と
、リード制御信号を入力してリード開始信号を前記位相
同期化回路に出力すると共にタップゲイン切替え信号を
前記余弦化等価回路に出力するリード制御回路とを備え
、前記余弦等化回路が、前記フィルタ出力信号を入力す
ると共にインピーダンス整合抵抗を介して接地されるデ
ィレーラインおよびバッファ回路と、前記ディレーライ
ンの出力信号を正入力端子に入力しかつ前記バッファ回
路の出力信号をコンデンサおよび抵抗を介して負入力端
子に入力する減算器と、前記減算器の負入力端子と接地
抵抗との間に接続したスイッチとを有し、前記スイッチ
のオンオフの制御を前記タップゲイン切替え信号によっ
て行うようにしたものである 〔実施例〕 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、磁気ヘッド１の出力の再生信号１０１
は増幅回路２に入力し、増幅回路２で増幅した増幅回路
出力信号１０２はフィルタ３に入力し、フィルタ３で高
周波成分を抑制したフィルタ出力信号１０３は余弦等化
回路１１に入力し、余弦等化回路１１においてピークシ
フトを改善した余弦等化回路出力信号２０１はピーク検
出回路４に入力し、ピーク検出回路４の出力のピークパ
ルス列１０４は位相同期化回路５に入力し、位相同期化
回路５はピークパルス列１０４から同期化データパルス
１０５とリードクロック２０２とを生成して復調回路］
２に入力し、復調回路１２はこれらから記憶情報を復調
する。一方、リード制御回路６は、リード制御信号１．
０８を入力してリード開始信号１０７を位相同期化回路
５に出力すると共に、タップゲイン切替え信号１０６を
余弦等化回路１１に出力する。
は増幅回路２に入力し、増幅回路２で増幅した増幅回路
出力信号１０２はフィルタ３に入力し、フィルタ３で高
周波成分を抑制したフィルタ出力信号１０３は余弦等化
回路１１に入力し、余弦等化回路１１においてピークシ
フトを改善した余弦等化回路出力信号２０１はピーク検
出回路４に入力し、ピーク検出回路４の出力のピークパ
ルス列１０４は位相同期化回路５に入力し、位相同期化
回路５はピークパルス列１０４から同期化データパルス
１０５とリードクロック２０２とを生成して復調回路］
２に入力し、復調回路１２はこれらから記憶情報を復調
する。一方、リード制御回路６は、リード制御信号１．
０８を入力してリード開始信号１０７を位相同期化回路
５に出力すると共に、タップゲイン切替え信号１０６を
余弦等化回路１１に出力する。
第２図は第１図の実施例の余弦等化回路の詳細を示す回
路図である。
路図である。
第２図に示すように、フィルタ出力信号１０３はディレ
ーライン２１とバッファ回路２３に入力すると共にイン
ピータンス整合抵抗２４を介して接地される。ディレー
ライン２１の出力信号は、減算器２２の正入力端子に入
力する。一方、バッファ回路２３の出力信号は、コンデ
ンサ２５および抵抗２６および抵抗２７を介して接地さ
れる。
ーライン２１とバッファ回路２３に入力すると共にイン
ピータンス整合抵抗２４を介して接地される。ディレー
ライン２１の出力信号は、減算器２２の正入力端子に入
力する。一方、バッファ回路２３の出力信号は、コンデ
ンサ２５および抵抗２６および抵抗２７を介して接地さ
れる。
抵抗２７の灰抜地側の端子は、減算器２２の負入力端子
に接続されると共に、スイッチ２つおよび抵抗２８を介
して接地される。スイッチ２つのオンオフの制御はタッ
プゲイン切替え信号１０６によってなされる。
に接続されると共に、スイッチ２つおよび抵抗２８を介
して接地される。スイッチ２つのオンオフの制御はタッ
プゲイン切替え信号１０６によってなされる。
次に、第３図を参照して上述の実施例の動作について説
明する。
明する。
第３図は第１図の実施例の動作を示すタイムチャートで
ある。
ある。
リード開始信号１０７はギャップ部の先頭でアクティブ
になり、位相同期化回路５は引込み動作を開始する。タ
ップゲイン切替え信号１０６は、リード開始信号１０７
がアクティブになると同時かまたはその前と、データ開
始情報（ＤＭ）の前とで切替わり、リード開始信号１０
７がアクティブになると同時かまたはその前の時点から
データ開始情報（ＤＭ）の前の時点まではスイッチ２つ
がオンになり、その他のときはオフになる。
になり、位相同期化回路５は引込み動作を開始する。タ
ップゲイン切替え信号１０６は、リード開始信号１０７
がアクティブになると同時かまたはその前と、データ開
始情報（ＤＭ）の前とで切替わり、リード開始信号１０
７がアクティブになると同時かまたはその前の時点から
データ開始情報（ＤＭ）の前の時点まではスイッチ２つ
がオンになり、その他のときはオフになる。
余弦等化回路１１はトランスバーザルフィルタの一種で
あり、その伝達特性は次式で表される。
あり、その伝達特性は次式で表される。
Ｇ （ｆ ） ＝１．−Ｋ ｃｏｓ２！ｒｆ τ（Ｋ：
タッフゲイン、ｆ：信号Ｉ＃ｌ、ｒ：ディレーライン！
ｊＥ＊Ｉ）スイッチ２つのオンオフによってタップゲイ
ンには次のようになる。
タッフゲイン、ｆ：信号Ｉ＃ｌ、ｒ：ディレーライン！
ｊＥ＊Ｉ）スイッチ２つのオンオフによってタップゲイ
ンには次のようになる。
スイッチ２９がオンのとき： Ｋ＝Ｒ２６Ｘ（１／Ｒ
２７＋１／Ｒ２９）スイッチ２つがオフのとき： Ｋ
＝Ｒ２６Ｘ（１／Ｒ２７）第４図はこの余弦等化回路の
伝達特性を示す特性図である。第４図の実線で示した特
性３１はスイッチ２つがオフのときの特性であり、破線
で示した特性３２はスイッチ２９がオンのときの特性で
ある。ｆｓはギャップ部の信号の周波数である。スイッ
チ２９かオフのときの特性３１は、読出し信号の分解能
に起因するピークシフトや振幅変動を改善するため、高
周波領域が持上がっている。一方、スイッチ２つがオン
のときの特性３２は、高周波領域の持上がりを小さくし
、かつギャップ部の信号の低下を小さくして信号対雑音
比を改善している。これによってギャップ部のピークパ
ルスの位相変動を小さくすることができる。
２７＋１／Ｒ２９）スイッチ２つがオフのとき： Ｋ
＝Ｒ２６Ｘ（１／Ｒ２７）第４図はこの余弦等化回路の
伝達特性を示す特性図である。第４図の実線で示した特
性３１はスイッチ２つがオフのときの特性であり、破線
で示した特性３２はスイッチ２９がオンのときの特性で
ある。ｆｓはギャップ部の信号の周波数である。スイッ
チ２９かオフのときの特性３１は、読出し信号の分解能
に起因するピークシフトや振幅変動を改善するため、高
周波領域が持上がっている。一方、スイッチ２つがオン
のときの特性３２は、高周波領域の持上がりを小さくし
、かつギャップ部の信号の低下を小さくして信号対雑音
比を改善している。これによってギャップ部のピークパ
ルスの位相変動を小さくすることができる。
位相同期化回路５は、ピークパルス列１０４の平均的位
相に同期した同期化データパルス］、 Ｏ５を生成する
なめ、リードクロック２０２をピークパルス列１０４か
ら生成する。リードクロック２０２とピークパルス列１
０４との平均的位相を同期化するため、読出し開始時に
リードクロック２０２とピークパルス列１０４どの位相
合せを行う必要があり、このため記憶データの前に同一
周期のデータで構成したギャップ部を設けている。
相に同期した同期化データパルス］、 Ｏ５を生成する
なめ、リードクロック２０２をピークパルス列１０４か
ら生成する。リードクロック２０２とピークパルス列１
０４との平均的位相を同期化するため、読出し開始時に
リードクロック２０２とピークパルス列１０４どの位相
合せを行う必要があり、このため記憶データの前に同一
周期のデータで構成したギャップ部を設けている。
このギャップ部のピークパルスは、位相合せを行うため
に位相変動が小さいことが要求されているのである。
に位相変動が小さいことが要求されているのである。
以上説明したように、本発明のデータ記憶装置は、ギャ
ップ部のピークパルスの位相変動を小さくし、読出し信
号の分解能に起因するデータ部のピークシフトや振幅変
動を改善することができるという効果がある。従って、
位相同期化回路の弓込み動作を安定にし、読出し情報の
再生の信頼性を向上し、信頼度の高いデータ記憶装置が
得られるという効果がある。
ップ部のピークパルスの位相変動を小さくし、読出し信
号の分解能に起因するデータ部のピークシフトや振幅変
動を改善することができるという効果がある。従って、
位相同期化回路の弓込み動作を安定にし、読出し情報の
再生の信頼性を向上し、信頼度の高いデータ記憶装置が
得られるという効果がある。
一
１〇−
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の余弦等化回路の詳細を示す回路図、第
３図は第１図の実施例の動作を示すタイムチャート、第
４図は第１図の実施例の余弦等化回路の伝達特性を示す
特性図である。 １・・・・・・磁気ヘッド、２・・・・・・増幅回路、
３・・・・・・フィルタ、４・・・・・・ピーク検出回
路、５・・・・・・位相同期化回路、６・・・・・・リ
ード制御回路、１１・・・・・・余弦等化回路、１２・
・・・・・復調回路、２１・・・・・・ディレーライン
、２２・・・・・・減算器、２３・・・・・・バッファ
回路、２４・・・・・・インピーダンス整合抵抗、２５
・・・・・・コンデンサ、２６・２７・２８・・・・・
・抵抗、２つ・・・スイッチ。
第１図の実施例の余弦等化回路の詳細を示す回路図、第
３図は第１図の実施例の動作を示すタイムチャート、第
４図は第１図の実施例の余弦等化回路の伝達特性を示す
特性図である。 １・・・・・・磁気ヘッド、２・・・・・・増幅回路、
３・・・・・・フィルタ、４・・・・・・ピーク検出回
路、５・・・・・・位相同期化回路、６・・・・・・リ
ード制御回路、１１・・・・・・余弦等化回路、１２・
・・・・・復調回路、２１・・・・・・ディレーライン
、２２・・・・・・減算器、２３・・・・・・バッファ
回路、２４・・・・・・インピーダンス整合抵抗、２５
・・・・・・コンデンサ、２６・２７・２８・・・・・
・抵抗、２つ・・・スイッチ。
Claims (1)
- 先頭部に位相同期化回路の引込み動作用の同一周期のデ
ータで構成したギャップ部を有する記憶情報を処理する
データ記憶装置であって、前記記憶情報を読出す磁気ヘ
ッドと、前記磁気ヘッドからの再生信号を入力して増幅
する増幅回路と、前記増幅回路からの増幅回路出力信号
を入力してその高周波成分を抑制したフィルタ出力信号
を出力するフィルタと、前記フィルタ出力信号を入力し
てそのピークシフトを改善した余弦等化回路出力信号を
出力する余弦等化回路と、前記余弦等化回路出力信号を
入力してそのピーク値を検出してパルス信号としたピー
クパルス列を出力するピーク検出回路と、前記ピークパ
ルス列を入力して同期化データパルスおよびリードクロ
ックを生成して出力する位相同期化回路と、前記同期化
データパルスおよび前記リードクロックを入力して記憶
情報を復調する復調回路と、リード制御信号を入力して
リード開始信号を前記位相同期化回路に出力すると共に
タップゲイン切替え信号を前記余弦化等価回路に出力す
るリード制御回路とを備え、前記余弦等化回路が、前記
フィルタ出力信号を入力すると共にインピーダンス整合
抵抗を介して接地されるディレーラインおよびバッファ
回路と、前記ディレーラインの出力信号を正入力端子に
入力しかつ前記バッファ回路の出力信号をコンデンサお
よび抵抗を介して負入力端子に入力する減算器と、前記
減算器の負入力端子と接地抵抗との間に接続したスイッ
チとを有し、前記スイッチのオンオフの制御を前記タッ
プゲイン切替え信号によって行うようにしたことを特徴
とするデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17811190A JPH0464906A (ja) | 1990-07-05 | 1990-07-05 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17811190A JPH0464906A (ja) | 1990-07-05 | 1990-07-05 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464906A true JPH0464906A (ja) | 1992-02-28 |
Family
ID=16042850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17811190A Pending JPH0464906A (ja) | 1990-07-05 | 1990-07-05 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464906A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343245B2 (en) | 2013-11-08 | 2016-05-17 | Lsis Co., Ltd. | Molded case circuit breaker |
-
1990
- 1990-07-05 JP JP17811190A patent/JPH0464906A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343245B2 (en) | 2013-11-08 | 2016-05-17 | Lsis Co., Ltd. | Molded case circuit breaker |
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