JPH0463016A - Output circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路等に適用される出力回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output circuit applied to integrated circuits and the like.
近年ますます高速化、高集積化の進む超ＬＳＩ（Ｌａｒ
ｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ）例えば
マイクロプロセッサやメモリは、本体の半導体集積回路
の内部動作のみならず外部とのデータのやりとりも高速
に行えることが要求されている。一方その半導体集積回
路を利用したシステムは高機能化、大規模化し一本の配
線の負荷は増大しつつある。このため半導体集積回路の
出力回路は大きな外部負荷を高速に駆動する必要があり
、電流駆動能力の大きなトランジスタで構成されてきた
。しかし外部負荷の大きさは配線毎に異なっており、本
来それに合わせて各出力回路の駆動トランジスタサイズ
を選ぶことが理想的であるが、半導体集積回路の使用環
境により外部負荷は異なるため、標準的な場合の外部負
荷を想定し、それに適した駆動トランジスタサイズで構
成された出力回路を全てに一律に適用していた。In recent years, ultra-LSI (Large
For example, microprocessors and memories are required to be able to perform not only the internal operation of the semiconductor integrated circuit of the main body but also the exchange of data with the outside at high speed. On the other hand, systems using semiconductor integrated circuits are becoming more sophisticated and larger in scale, and the load on a single wiring is increasing. For this reason, output circuits of semiconductor integrated circuits are required to drive large external loads at high speed, and have been constructed using transistors with large current drive capabilities. However, the size of the external load differs for each wiring, and it is ideal to select the drive transistor size of each output circuit accordingly, but since the external load differs depending on the usage environment of the semiconductor integrated circuit, standard By assuming the external load in such a case, an output circuit configured with a drive transistor size suitable for that case was uniformly applied to all.
その結果、反対に外部負荷が標準値より小さい場合、出
力信号レベルの遷移（例えば、０ボルトから５ボルトへ
の立上がりや５ボルトからＯボルトへの立下がり）時に
過渡的に大電流が流れ、配線のインダクタンス成分によ
るリンギングノイズが生じるなどの問題があった。As a result, if the external load is smaller than the standard value, on the other hand, a large current will flow transiently when the output signal level transitions (for example, rising from 0 volts to 5 volts or falling from 5 volts to O volts). There were problems such as ringing noise caused by the inductance component of the wiring.
この問題を解決すべ〈従来から使われてきた技術として
は、出力回路の電流駆動能力を外部負荷の値に応じて個
々の出力回路毎に制御するという方法が用いられてきた
。第９図は従来の２つの出力回路の構成を示す回路図で
ある。ここで１−１１−２は入力端子、２−１．２−２
は出力端子であり、その間に夫々３つのトライステート
バッファ１０１〜１０−３、ｌｏ−４〜１０−６が接続
される。To solve this problem, a conventional technique has been to control the current drive capability of the output circuit for each output circuit according to the value of the external load. FIG. 9 is a circuit diagram showing the configuration of two conventional output circuits. Here, 1-11-2 is an input terminal, 2-1.2-2
are output terminals, and three tristate buffers 101 to 10-3 and lo-4 to 10-6 are connected therebetween.
従来の出力回路は、イネーブル信号１１を制御すること
によって出力端子２に接続される負荷に応じてその出力
端子に接続されるトライステートバッファの接続数を変
化させ、出力回路の電流駆動能力を変化させるようにし
ていた。例えば第９図において、標準的な外部負荷が出
力端子２についている場合には、出力回路の中の全ての
トライステートバッファ１０をイネーブル信号１１でイ
ネーブルにする。もし外部負荷が標準値より小さい場合
には、出力回路の中のトライステートバッファ１０のい
くつかをイネーブル信号１１でディセーブルにして駆動
トランジスタ数を減らし電流駆動能力を下げるという制
御を行い、それにより標準値以下の外部負荷の場合でも
それに適した電流駆動能力を供給するようにしていた。The conventional output circuit changes the number of tri-state buffers connected to the output terminal 2 according to the load connected to the output terminal 2 by controlling the enable signal 11, thereby changing the current driving ability of the output circuit. I was trying to let him do it. For example, in FIG. 9, when a standard external load is attached to the output terminal 2, all tristate buffers 10 in the output circuit are enabled by the enable signal 11. If the external load is smaller than the standard value, control is performed to disable some of the tristate buffers 10 in the output circuit using the enable signal 11 to reduce the number of drive transistors and lower the current drive capability. Even in the case of an external load below the standard value, it was designed to supply a suitable current drive capability.
［発明が解決しようとする課題］
しかしながら上記の方法では、外部負荷が小さい場合に
ディセーブルにしたトライステートバッファは出力回路
が一個づつ独立しているため使用されず、それに用いら
れている駆動トランジスタが全て無駄になるという欠点
があった。更に標準値以上の外部負荷に対しては電流駆
動能力を増加させることができないという問題があった
。最近の半導体集積回路では内部回路の集積度がますま
す上がっている。従って出力回路の駆動トランジスタサ
イズをむやみに余裕を持たせて大きくし、内部回路で使
用できる半導体面積を減らすことはできず、駆動トラン
ジスタの無駄をなくし、利用率を上げることが要求され
ている。[Problems to be Solved by the Invention] However, in the above method, the tri-state buffer that is disabled when the external load is small is not used because each output circuit is independent, and the drive transistor used in it is not used. The drawback was that everything was wasted. Furthermore, there is a problem in that the current drive capability cannot be increased for an external load exceeding a standard value. In recent semiconductor integrated circuits, the degree of integration of internal circuits is increasing. Therefore, it is impossible to reduce the semiconductor area that can be used in the internal circuit by unnecessarily increasing the size of the drive transistor in the output circuit with a margin, and there is a need to eliminate wasted drive transistors and increase the utilization rate.
本発明はこのような従来の問題点に鑑みてなされたもの
であって、標準値以下の外部負荷のついている出力回路
においてディセーブルにした駆動トランジスタを無駄に
せず、標準値以上の外部負荷のついている出力回路の電
流駆動能力を増加させることに転用できる機能を持つ出
力回路を提供することを技術的課題とする。The present invention has been made in view of such conventional problems, and it does not waste the disabled drive transistor in an output circuit with an external load below the standard value, and it can be used in an output circuit with an external load above the standard value. A technical problem is to provide an output circuit that has a function that can be used to increase the current drive capability of the attached output circuit.
本願の請求項１の発明は複数の入力端子と、入力端子に
夫々対応し入力端子と等しい数の出力端子との間に設け
られ、夫々の出力端子に接続される負荷に応じてドライ
ブ能力を変化させる出力回路であって、入出力端子数以
上の数のバッファと、入力端子とバッファの入力端との
間に接続され、夫々の入力端子に対応する出力端子に接
続される負荷に応じてその入力端子と接続するバッファ
数を変化させる入力制御回路と、出力端子とバッファの
出力端間に接続され、出力端子に接続される負荷に応じ
て入力制御回路によって接続が変化するバッファの出力
端と対応する出力端子とを接続する出力制御回路と、を
具備することを特徴とするものである。The invention of claim 1 of the present application is provided between a plurality of input terminals and output terminals corresponding to the input terminals and having the same number as the input terminals, and the drive capacity is adjusted according to the load connected to each output terminal. An output circuit that varies the number of output terminals according to the number of buffers that are greater than the number of input/output terminals, and the load that is connected between the input terminal and the input terminal of the buffer, and that is connected to the output terminal corresponding to each input terminal. An input control circuit that changes the number of buffers connected to the input terminal, and an output terminal of the buffer that is connected between the output terminal and the output terminal of the buffer, and whose connection is changed by the input control circuit depending on the load connected to the output terminal. and an output control circuit that connects the output terminal and the corresponding output terminal.
又本願の請求項２の発明は各入力端子とそれに対応する
出力端子との間に夫々接続される第２群のバッファを具
備することを特徴とするものである。Further, the invention according to claim 2 of the present application is characterized by comprising a second group of buffers respectively connected between each input terminal and its corresponding output terminal.
〔作用〕
このような特徴を有する本発明によれば、出力端子に接
続される外部負荷に応じて入出力制御回路の間に接続さ
れているバッファが入出力制御回路によって選択され、
各入力端子から出力端子に至るバッファ数が変化する。[Operation] According to the present invention having such features, the input/output control circuit selects the buffer connected between the input/output control circuits according to the external load connected to the output terminal,
The number of buffers from each input terminal to the output terminal changes.
即ち複数のバッファの使用を各外部負荷の値に応じて配
分するようにしている、従って大きい外部負荷がついて
いる出力端子には大きな電流駆動能力を与えるべく多数
のバッファを、−カルさい外部負荷のついている出力端
子には小さな電流駆動能力を与えるべく少数のバッファ
を割り当てる。このように本発明によれば、標準値以下
の外部負荷のついている出力回路においてディセーブル
にした駆動トランジスタを無駄にせず、標準値以上の外
部負荷のついている出力回路の電流駆動能力を増加させ
ることに転用できるようにしている。In other words, the use of multiple buffers is distributed according to the value of each external load. Therefore, a large number of buffers are used to provide a large current drive capability to an output terminal with a large external load. A small number of buffers are assigned to the output terminals marked with to provide a small current drive capability. As described above, according to the present invention, the current drive capability of the output circuit that has an external load greater than the standard value is increased without wasting the disabled drive transistor in the output circuit that has an external load that is less than the standard value. It can be used for other purposes.
第１図は本発明の第１実施例による出力回路の構成を示
す。ここで１−１．１−２は入力端子、２−１゜２−２
は出力端子であって、夫々対応した端子となっている。FIG. 1 shows the configuration of an output circuit according to a first embodiment of the present invention. Here 1-1.1-2 is the input terminal, 2-1゜2-2
are output terminals, and are corresponding terminals.
これらの入出力端子間には本発明による出力回路が接続
される。入力端子１−１．１２には図示のように入力制
御回路３が接続される。入力制御回路３は６個の出力端
を有し、入力端子ＩＬ １２を外部、負荷に応じて各
出力端と連結するものである。又出力制御回路４は入力
制御回路３の出力端数と等しい数の入力端を有し、入力
制御回路と同様の動作を行い、複数の入力端の信号を外
部負荷に応じていずれか一方の出力端と連結するもので
ある。そして入出力制御回路３．４は夫々入力制御信号
５及び出力制御信号６によってその接続状態が制御され
る。入出力制御回路３．４間には図示のように複数、本
実施例では６つのバッファ７−１〜７−６が接続されて
いる。An output circuit according to the present invention is connected between these input/output terminals. An input control circuit 3 is connected to the input terminals 1-1.12 as shown. The input control circuit 3 has six output terminals, and connects the input terminal IL 12 to each output terminal according to the external load. The output control circuit 4 has a number of input terminals equal to the number of outputs of the input control circuit 3, operates in the same way as the input control circuit, and outputs signals from the plurality of input terminals according to the external load. It is connected to the end. The connection states of the input/output control circuits 3 and 4 are controlled by an input control signal 5 and an output control signal 6, respectively. As shown in the figure, a plurality of buffers, six in this embodiment, are connected between the input/output control circuits 3.4.
第２図及び第３図は夫々入力制御回路３．出力制御回路
４の構成を示す回路図である。入力制御回路３は図示の
ように入力端子１１には６個の奇数の添字を有するアナ
ログスイッチ１２−１．１２−３．−−−−−−−１２
−ＩＨ以下単にスイッチと・もいう）が接続される。又
同様にして入力端子１−２には６個の偶数の添字を有す
るアナログスイッチ１２−２゜１２−４．−−−−−・
−１２−１２が接続される。アナログスイッチ１２−１
と１２−２．１２−３と１２−４． ・・・−・−１
２−１１と１２−１２は図示のように共通接続されてバ
ッファ入力端８−１〜８−６に接続される。そしてこれ
らのアナログスイッチ１２は制御信号生成回路１３によ
ってその接続状態が制御される。2 and 3 show the input control circuit 3. 3 is a circuit diagram showing the configuration of an output control circuit 4. FIG. As shown in the figure, the input control circuit 3 has six analog switches 12-1, 12-3, . --------12
- IH (hereinafter simply referred to as switch) is connected. Similarly, the input terminal 1-2 has analog switches 12-2, 12-4, and 6 even-numbered subscripts. ------・
-12-12 is connected. Analog switch 12-1
and 12-2.12-3 and 12-4. ...---1
2-11 and 12-12 are commonly connected as shown and connected to buffer input terminals 8-1 to 8-6. The connection states of these analog switches 12 are controlled by a control signal generation circuit 13.
又出力制御回路４も同様にしてバッファ出力端９−１〜
９−６が夫々２つのアナログスイッチ１４−１と１４−
２．−・−−−−１４−１１と１４−１２に接続され、
アナログスイッチ１４−１． １４−３．−・−・−１
４−１１の奇数の添字を有する６個のスイッチが共通接
続されて出力端子２−１に、アナログスイッチ１４−２
゜１４−４．−−−−・−１４−１４の偶数の添字を有
する６個のスイッチが共通接続されて出力端子２−２に
接続される。そしてこれらのスイッチ１４は制御信号生
成回路１５によってその開閉動作が制御される。Similarly, the output control circuit 4 also connects the buffer output terminals 9-1 to 9-1.
9-6 are two analog switches 14-1 and 14-, respectively.
2. -・----Connected to 14-11 and 14-12,
Analog switch 14-1. 14-3. −・−・−1
Six switches having odd subscripts of 4-11 are commonly connected to the output terminal 2-1, and an analog switch 14-2 is connected to the output terminal 2-1.
゜14-4. -----.-14 Six switches having even subscripts of -14 are connected in common and connected to the output terminal 2-2. The opening and closing operations of these switches 14 are controlled by a control signal generation circuit 15.
ここで入出力制御回路３．４は入力制御回路で各入力端
子の出力として選択されたバッファ入力端に対応するバ
ッファ出力端を出力端子に接続するように動作させるも
のとする。Here, it is assumed that the input/output control circuit 3.4 is operated to connect the buffer output terminal corresponding to the buffer input terminal selected as the output of each input terminal to the output terminal.
次に第１実施例の動作について説明する。本実施例にお
いて、６個のバッファ７−１〜７−６の電流駆動能力は
相等しいものとする。ここで入力端子１４．１−２には
夫々データが与えられ、出力端子２−１．２−２に接続
される外部負荷の値に応じた入力制御信号５及び出力制
御信号６が夫々入力制御回路３．出力制御回路４に与え
られて入力端子から出力端子へのデータの供給が制御さ
れる。Next, the operation of the first embodiment will be explained. In this embodiment, it is assumed that the six buffers 7-1 to 7-6 have the same current driving capacity. Here, data is given to each input terminal 14.1-2, and an input control signal 5 and an output control signal 6 according to the value of the external load connected to the output terminal 2-1.2-2 are respectively input controlled. Circuit 3. It is applied to the output control circuit 4 to control the supply of data from the input terminal to the output terminal.
まず標準値の外部負荷（例えば３０ピコフアラツドの静
電容量）が出力端子２−１．２−２の両方に接続されて
いる場合には、第４図の破線に示すようにバッファは３
個づつ均等に割当てられる。即ち入力制御回路３は入力
制御信号５に従って入力端子１１とバッファ入力端８−
１．８−２．８−３とを結ぶと共に、入力端子１−２と
バッファ入力端８−４゜８−５．８−６とを結ぶ。入力
制御回路３では入力制御信号５により制御信号生成回路
１３がスイッチ制御信号を生成し、スイッチ１２−１．
１２−３．１２−５と１２−８．１２−１０． １２−
１２をオン（入力端子１’−１とバッファ７−１．７−
２．７−３とを、入力端子１−２とバッファ７−４．７
−５．７−６とを電気的に接続する）とし、一方スイッ
チ１２−２． ｌ ２−４゜１２−６と１２−７．
１２−９． １２−１１とをオフ（入力端子１とバッフ
ァ人力８が電気的に切り離される）とする。又出力制御
回路４は出力制御信号６に従ってバッファ出力端９−Ｌ
９−２．９−３と出力端子２−１とを結ぶと共に、
バッファ出力端９−４゜９−５．９−６と出力端子２−
２とを結ぶ。出力制御回路４では出力制御信号６により
制御信号生成回路１５がスイッチ制御信号を生成し、ス
イッチ１４−Ｌ １４−３．１４−５と１４−８．１
４−１０． １４４２をオン（バッファ出力９と出力端
子２が電気的に接続される）とし、一方スイッチｌ ４
−２． １４−４１４−６と１４−７． １４−９．
１４−１１とをオフ（バッファ出力端９と出力端子２が
電気的に切り離される）とする。こうして出力端子２−
１．２−２は標準の電流駆動能力を持つ。First, if a standard external load (e.g., 30 picofurad capacitance) is connected to both output terminals 2-1, 2-2, the buffer will be 3
Allocated equally. That is, the input control circuit 3 connects the input terminal 11 and the buffer input terminal 8- according to the input control signal 5.
1.8-2.8-3, and also connects the input terminal 1-2 and the buffer input terminal 8-4°8-5.8-6. In the input control circuit 3, the control signal generation circuit 13 generates a switch control signal based on the input control signal 5, and the switches 12-1.
12-3.12-5 and 12-8.12-10. 12-
12 is turned on (input terminal 1'-1 and buffer 7-1.7-
2.7-3, input terminal 1-2 and buffer 7-4.7
-5.7-6), and on the other hand, the switch 12-2. l 2-4°12-6 and 12-7.
12-9. 12-11 is turned off (input terminal 1 and buffer input 8 are electrically disconnected). Further, the output control circuit 4 outputs the buffer output terminal 9-L according to the output control signal 6.
Connect 9-2.9-3 and output terminal 2-1, and
Buffer output terminal 9-4゜9-5.9-6 and output terminal 2-
Connect 2. In the output control circuit 4, the control signal generation circuit 15 generates a switch control signal based on the output control signal 6, and switches 14-L 14-3.14-5 and 14-8.1
4-10. 1442 is turned on (buffer output 9 and output terminal 2 are electrically connected), while switch l 4 is turned on (buffer output 9 and output terminal 2 are electrically connected).
-2. 14-414-6 and 14-7. 14-9.
14-11 is turned off (buffer output terminal 9 and output terminal 2 are electrically disconnected). In this way, output terminal 2-
1.2-2 has standard current drive capability.
次に出力端子に非標準外部負荷を接続した場合を説明す
る。−例として出力端子２−１には標準値より小さい外
部負荷（例えば１０ピコフアラツドの静電容量）が、出
力端子２−２には標準値より大きい外部負荷（例えば４
０ピコフアラツドの静電容量）が接続されていると仮定
する。このとき第５図の破線に示すようにバッファは均
等ではなく、外部負荷の値に応じて割当てられる。即ち
入力制御回路３は入力制御信号５に従って入力端子１−
１とバッファ入力端８−１とを結ぶと共に、入力端子１
−２とバッファ入力端８−３．８−４．８−５．８−６
とを結ぶ。入力制御回路３は入力制御信号５により制御
信号生成回路１３がスイッチ制御信号を生成し、スイッ
チ１２−１． １２−６． １２−８． １２−１０
、 １２−１２をオンとし、一方スイッチ１２−２．
１２−３゜１２−４． １２−５． １２−７． １２
−９． １２４１をオフとする。又出力制御回路４は出
力制御信号６に従ってバッファ出力端９−１と出力端子
２−１とを結ぶと共に、バッファ出力端９−３． ９−
４． ９−５． ９−６と出力端子２−２とを結ぶ。出
力制御回路４は出力制御信号６により制御信号生成回路
１５がスイッチ制御信号を生成し、スイッチ１４−１．
１４−６１４−８． １４−１０ 、 １４−１２を
オンとし、一方スイッチ１４−２． １４−３． １４
−４． １４−５． １４−７１４−９． １４−１１
をオフとする。バッファ７−３は前記の標準外部負荷が
出力端子２−Ｌ ２−２に接続されているときには出
力端子２−１に接続されていたが、ここでは出力端子２
−２に結ばれ、電流駆動能力を増加させることに寄与し
ている。Next, the case where a non-standard external load is connected to the output terminal will be explained. - For example, output terminal 2-1 has an external load smaller than the standard value (e.g. 10 pF capacitance), and output terminal 2-2 has an external load larger than the standard value (e.g. 4 pF).
Assume that a capacitance of 0 picofurad) is connected. At this time, as shown by the broken line in FIG. 5, the buffers are not allocated equally, but according to the value of the external load. That is, the input control circuit 3 inputs the input terminal 1- in accordance with the input control signal 5.
1 and the buffer input terminal 8-1, and input terminal 1
-2 and buffer input terminal 8-3.8-4.8-5.8-6
Connect with. In the input control circuit 3, the control signal generation circuit 13 generates a switch control signal based on the input control signal 5, and the switches 12-1. 12-6. 12-8. 12-10
, 12-12 are turned on, while switches 12-2 .
12-3°12-4. 12-5. 12-7. 12
-9. 1241 is turned off. Further, the output control circuit 4 connects the buffer output terminal 9-1 and the output terminal 2-1 according to the output control signal 6, and also connects the buffer output terminal 9-3 . 9-
4. 9-5. Connect 9-6 and output terminal 2-2. In the output control circuit 4, the control signal generation circuit 15 generates a switch control signal based on the output control signal 6, and the switches 14-1.
14-614-8. 14-10, 14-12 are turned on, while switches 14-2. 14-3. 14
-4. 14-5. 14-714-9. 14-11
is off. The buffer 7-3 was connected to the output terminal 2-1 when the standard external load was connected to the output terminal 2-L 2-2, but here, the buffer 7-3 is connected to the output terminal 2-L.
-2 and contributes to increasing the current drive capability.
このように標準値以下の外部負荷のついている出力端子
において未使用のバッファ、即ち駆動トランジスタを無
駄にせず、標準値以上の外部負荷のついている出力端子
の電流駆動能力を増加させることに転用でき、駆動トラ
ンジスタの利用率が高められる。更に外部負荷の値に応
じた電流駆動能力を持たせることができることからリン
ギング等のノイズを低減することもできる。In this way, the unused buffer, that is, the drive transistor, is not wasted on the output terminal with an external load below the standard value, and can be used to increase the current drive capability of the output terminal with an external load above the standard value. , the utilization rate of the drive transistor is increased. Furthermore, since it is possible to provide a current drive capability according to the value of the external load, it is also possible to reduce noise such as ringing.
面この第１の実施例では各バッファの電流駆動能力が等
しい場合について説明しているが、各バッファの電流駆
動能力が異なる構成にしてもよい。Although the first embodiment describes a case in which each buffer has the same current driving capacity, it is also possible to adopt a configuration in which each buffer has a different current driving capacity.
又本実施例では標準値の外部負荷に対して３個のバッフ
ァを割当てているが、外部負荷に対するバッファの割当
て数は１個のバッファの電流駆動能力と標準外部負荷の
大きさとの関係から決定すればよい。Furthermore, in this embodiment, three buffers are allocated to the standard external load, but the number of buffers allocated to the external load is determined from the relationship between the current drive capacity of one buffer and the size of the standard external load. do it.
次に本発明の第２実施例の構成について第６図を参照し
つつ説明する。本図において前述した第１実施例と同一
部分は同一符号を付して詳細な説明を省略する。本実施
例は第１実施例の構成に加えて入力端子１−１と出力端
子２−１との間にバッファ７−７を、入力端子１−２と
出力端子２−２との間にバッファ７−８を直接接続した
ものである。ここではバッファ７−１． ７−２． ７
−３． ７−４． ７−５． ７−６の電流駆動能力は
等しく、バッファ７−７．７−８の電流駆動能力は等し
いものとする。Next, the configuration of a second embodiment of the present invention will be described with reference to FIG. 6. In this figure, the same parts as those in the first embodiment described above are given the same reference numerals, and detailed explanations will be omitted. In addition to the configuration of the first embodiment, this embodiment includes a buffer 7-7 between the input terminal 1-1 and the output terminal 2-1, and a buffer between the input terminal 1-2 and the output terminal 2-2. 7-8 are directly connected. Here, buffer 7-1. 7-2. 7
-3. 7-4. 7-5. It is assumed that buffers 7-6 and 7-8 have the same current driving ability, and buffers 7-7 and 7-8 have the same current driving ability.
さて第２の実施例について説明する。各入力端子に各デ
ータが入力され各データは入力端子から第２群のバッフ
ァ７−７．７−８へ直接入力される。Now, the second embodiment will be explained. Each data is input to each input terminal, and each data is directly input from the input terminal to the second group of buffers 7-7, 7-8.
同時に各外部負荷の値に応じて入力制御信号５が入力制
御回路３に与えられて各入力端子から各バッファへの各
データの供給が制御される。各データはバッファ７−７
．７−８から出力端子２−１． ２−２へ直接出力され
、外部負荷の値に応じた出力制御信号６が出力制御回路
４に与えられて各バッファから出力端子２−Ｌ ２−
２へのデータの供給が制御される。At the same time, an input control signal 5 is applied to the input control circuit 3 according to the value of each external load to control the supply of each data from each input terminal to each buffer. Each data is buffer 7-7
．． 7-8 to output terminal 2-1. 2-2, an output control signal 6 corresponding to the value of the external load is given to the output control circuit 4, and output from each buffer to the output terminal 2-L 2-.
The supply of data to 2 is controlled.
まず標準値の外部負荷（例えば４０ピコフアラツドの静
電容量）が出力端子２−１．２−２の両方についている
場合には、第７図の破線に示すようにバッファは３個づ
つ均等に割当てられる。即ち入力制御回路３は入力制御
信号５に従って入力端子１１とバッファ入力端８−１．
８−２．８−３とを結ぶと共に、入力端子１−２とバッ
ファ入力端８−４． ８−５゜８−６とを結ぶ。入力制
御回路３では入力制御信号５により制御信号生成回路１
３がスイッチ制御信号を生成し、スイッチ１２−１．１
２−３．１２−５と１２−８．１２−１０． １２−１
２をオンとし、一方スイッチ１２−２． １２−４．
１２−６と１２−７． １２−９゜１２−１１とをオフ
とする。又出力制御回路４は出力制御信号６によりバッ
ファ出力端９−１． ９−２゜９−３と出力端子２−１
とを結ぶと共に、バッファ出力端９−４．９−５．９−
６と出力端子２−２とを結ぶ。First, if a standard value external load (e.g. 40 picofarad capacitance) is attached to both output terminals 2-1 and 2-2, three buffers are equally allocated as shown by the broken line in Figure 7. It will be done. That is, the input control circuit 3 controls the input terminal 11 and the buffer input terminal 8-1 .
8-2, 8-3, and input terminal 1-2 and buffer input terminal 8-4. Connect 8-5° and 8-6. The input control circuit 3 uses the input control signal 5 to generate the control signal generation circuit 1.
3 generates a switch control signal and switches 12-1.1
2-3.12-5 and 12-8.12-10. 12-1
2 is turned on, while switch 12-2. 12-4.
12-6 and 12-7. 12-9° and 12-11 are turned off. Further, the output control circuit 4 outputs the buffer output terminals 9-1 . 9-2゜9-3 and output terminal 2-1
and the buffer output terminal 9-4.9-5.9-
6 and the output terminal 2-2.
出力制御回路４は出力制御信号６により制御信号生成回
路１５がスイッチ制御信号を生成し、スイッチ１４−１
．１４−３．１４−５と１４−８． １４−１０゜１４
−１２をオンとし、一方スイッチ１４−２，１４４．１
４−６と１４−７． １４−９． １４〜１１とをオフ
とする。こうして出力端子２４．２−２は標準の電流駆
動能力を持つ。In the output control circuit 4, the control signal generation circuit 15 generates a switch control signal based on the output control signal 6, and the switch 14-1
．． 14-3.14-5 and 14-8. 14-10°14
-12 is turned on, while switch 14-2, 144.1
4-6 and 14-7. 14-9. 14 to 11 are turned off. Thus, the output terminal 24.2-2 has a standard current driving capability.
次に非標準外部負荷が出力端子についた場合を説明する
。−例として出力端子２−１には標準値より小さい外部
負荷（例えば２０ピコフアラツドの静電容量）が、出力
端子２−２には標準値より大きい外部負荷（例えば５０
ピコフアラツドの静電容量）がついていると仮定する。Next, the case where a non-standard external load is attached to the output terminal will be explained. - For example, output terminal 2-1 has an external load smaller than the standard value (e.g. 20 pF capacitance), and output terminal 2-2 has an external load larger than the standard value (e.g. 50 pF).
Assume that the capacitance (picofu-rad capacitance) is attached.
この亡き第８図の破線に示すようにバッファは外部負荷
の値に応じて割当てられる。即ち入力制御回路３は入力
制御信号５に従って入力端子１−１とバッファ入力端８
−１とを結ふと共に、入力端子１−２とバッファ入力端
８３．８−４．８−５．８−６とを結ぶ。入力制御回路
３は入力制御信号５により制御信号生成回路１３がスイ
ッチ制御信号を生成し、スイッチ１２−１．１２−６．
１２−８． １２−１０ 、 １２−１２をオンとし
、一方スイ・ンチ１２−２． １２−３． １２−４．
１２二５゜１２−７．１２−９．１２−１１をオフと
する。又出力制御回路４は出力制御信号６に従ってバッ
ファ出力端９−１と出力端子２−１とを結ふと共に、バ
ッファ出力端９−３．９−４．９−５．９−６と出力端
子２−２とを結ぶ。出力制御回路４は出力制御信号６に
より制御信号生成回路１５がスイッチ制御信号を生成し
、スイッチｌ ４−１． １４−６． １４−８． １
４−１０１４−１２をオンとし、一方スイッチ１４−２
．１４−３． １４−４． １４−５． １４−７．
１４−９． １４−１１をオフとする。As shown by the broken line in FIG. 8, buffers are allocated according to the value of the external load. That is, the input control circuit 3 controls the input terminal 1-1 and the buffer input terminal 8 according to the input control signal 5.
-1, and also connects input terminal 1-2 and buffer input terminal 83.8-4.8-5.8-6. In the input control circuit 3, the control signal generation circuit 13 generates switch control signals based on the input control signal 5, and the switches 12-1, 12-6, .
12-8. 12-10, 12-12 are turned on, while switch 12-2. 12-3. 12-4.
1225°12-7.12-9.12-11 off. Further, the output control circuit 4 connects the buffer output terminal 9-1 and the output terminal 2-1 according to the output control signal 6, and also connects the buffer output terminal 9-3.9-4.9-5.9-6 and the output terminal. Connect 2-2. In the output control circuit 4, the control signal generation circuit 15 generates a switch control signal based on the output control signal 6, and the switch l4-1. 14-6. 14-8. 1
4-1014-12 is turned on, while switch 14-2 is turned on.
．． 14-3. 14-4. 14-5. 14-7.
14-9. 14-11 is turned off.
このように第２の実施例の構成でも第１の実施例の構成
と同様の効果が得られる＝即ちバッファ７−７．７−８
として通−常の出力回路を用い、それに第６図の一点鎖
線で囲んだ回路を付加するだけでよいことを意味してい
る。In this way, the configuration of the second embodiment can also obtain the same effect as the configuration of the first embodiment = that is, the buffer 7-7.7-8
This means that it is sufficient to use a normal output circuit and add the circuit surrounded by the one-dot chain line in FIG. 6 to it.
尚本実施例のバッファ７−７．７−８をトライステート
バッファにした構成でもよい。又バッファ７７．７−８
のデータ駆動能力が異なる構成にしてもよい。It should be noted that the buffers 7-7, 7-8 of this embodiment may be configured as tri-state buffers. Also buffer 77.7-8
It is also possible to have a configuration in which the data driving capabilities of the two are different.
以上詳細に説明したように本発明によれば、入力端子に
データが入力されたときに各外部負荷の値に応じた入力
制御信号が入力制御回路に与えられて各入力端子から各
バッファ入力端への各データの供給が制御され、各外部
負荷の値に応じた出力制御信号が出力制御回路に与えら
れて各バッファ出力端から各出力端子への各データの供
給が制御される。その制御は複数のバッファの使用を各
外部負荷の値に応じて配分するもので、外部負荷の大き
い出力端子には大きな電流駆動能力与えるべく多数のバ
ッファを、一方外部負荷の小さい出力端子には小さな電
流駆動能力与えるべく少数のバッファを割当てる。この
ように本発明によれば、標準外部負荷が接続されている
場合だけでなく、非標準外部負荷が接続されている場合
においても適切な電流駆動能力を出力端子に供給するこ
とができ、リンギング等のノイズを低減することができ
る。同時に駆動トランジスタの利用率も高められる。更
に電流駆動能力の細かい制御が行えるので、出力信号の
立上り時間や立下り時間も調整でき実用的効果は大きい
。As explained in detail above, according to the present invention, when data is input to the input terminal, an input control signal corresponding to the value of each external load is given to the input control circuit, and from each input terminal to each buffer input terminal. The supply of each data to each output terminal is controlled, and an output control signal corresponding to the value of each external load is given to the output control circuit to control the supply of each data from each buffer output terminal to each output terminal. This control allocates the use of multiple buffers according to the value of each external load, so a large number of buffers are used for output terminals with large external loads to provide large current drive capability, while output terminals with small external loads use a large number of buffers to provide large current drive capability. Allocate a small number of buffers to provide small current drive capability. As described above, according to the present invention, an appropriate current drive capability can be supplied to the output terminal not only when a standard external load is connected, but also when a non-standard external load is connected, and ringing etc. noise can be reduced. At the same time, the utilization rate of the drive transistor can also be increased. Furthermore, since the current drive capability can be finely controlled, the rise time and fall time of the output signal can also be adjusted, which has a great practical effect.
第１図は本発明の第１の実施例における出力回路の構成
図、第２図は本発明の第１及び第２の実流側における入
力制御回路の構成図、第３図は本発明の第１及び第２の
実施例における出力制御回路の構成図、第４図は本発明
の第１の実施例の標準外部負荷条件での制御状態を破線
で示した構成図、第５図は本発明の第１の実施例の非標
準外部負荷条件での制御状態を破線で示した構成図、第
６図は本発明の第２の実施例における出力回路の構成図
、第７図は本実施例の標準外部負荷条件での制御状態を
破線で示した構成図、第８図は本実施例の非標準外部負
荷条件での制御状態を破線で示した構成図、第９図は従
来の出力回路の一例を示す回路図である。
１−一一−−−−入力端子、 ２−−−一出力端子、
３−−−−−−−人力制御回路、 ４−−−−−−出力
制御回路、 ５−−−一人力制御信号、 ６−−−一人
力制御信号、 ７−−−−−−−ハツフア、 ８−−
−−−バッファ入力端、 ９−−−−−バッファ出力
端、 １０−−−−−− ）ライステートバッファ、
１１−−−−−−−イネーブル信号、 １２ 、 １
４−−−−−アナログスインチ、１３．１５−−〜−−
−制御信号生成回路。
第
図
１− ｊ−２−・
２−．２−２
７−〜７−６
８−〜８−６
９−〜９−６
λ′？′］端子
肥力４号
λｈ年・）１４客号
記力！′１智侶号
＼・１１了
ｊ（、コア入力嗅
ハ・ｌワ了ｔ″ｈ食品
第
図
第
図
第
図
第
図
第
図
第
図
１０−１〜１０−ロー
トライス１−１−ハ、、７丁
１１−１〜１１−６・−−−
イネ−つル侶芳FIG. 1 is a configuration diagram of an output circuit according to a first embodiment of the present invention, FIG. 2 is a configuration diagram of an input control circuit on the first and second actual flow sides of the present invention, and FIG. A block diagram of the output control circuit in the first and second embodiments, FIG. 4 is a block diagram showing the control state under standard external load conditions in the first embodiment of the present invention with broken lines, and FIG. A configuration diagram showing the control state under non-standard external load conditions in the first embodiment of the invention with broken lines, FIG. 6 is a configuration diagram of the output circuit in the second embodiment of the invention, and FIG. Fig. 8 is a block diagram showing the control state under the standard external load conditions of this example with broken lines, Fig. 8 is a block diagram showing the control state under non-standard external load conditions of this embodiment with broken lines, and Fig. 9 shows the conventional output. FIG. 2 is a circuit diagram showing an example of a circuit. 1-11---input terminal, 2---1 output terminal,
3---------Manpower control circuit, 4------Output control circuit, 5---Manpower control signal, 6---Manpower control signal, 7---------Hatsuhua , 8--
---buffer input end, 9-----buffer output end, 10-----) right state buffer,
11-------enable signal, 12, 1
4----Analog switch, 13.15-----
-Control signal generation circuit. Figure 1-j-2-・2-. 2-2 7-~7-6 8-~8-6 9-~9-6 λ'? '] terminal fertilizer No. 4 λh year・) 14 guest sign force! '1 Wisdom Master No.\・11Rij(、Core Input Smell Ha・lwa Ryot''h Food Figure Figure Figure Figure Figure Figure Figure 10-1 ~ 10-Rotrice 1-1-Ha, , 7-chome 11-1 to 11-6・--- Ine Tsuru Meiyoshi
Claims (2)
記入力端子と等しい数の出力端子との間に設けられ、夫
々の出力端子に接続される負荷に応じてドライブ能力を
変化させる出力回路であって、 前記入出力端子数以上の数のバッファと、 前記入力端子と前記バッファの入力端との間に接続され
、夫々の入力端子に対応する出力端子に接続される負荷
に応じてその入力端子と接続するバッファ数を変化させ
る入力制御回路と、 前記出力端子と前記バッファの出力端間に接続され、出
力端子に接続される負荷に応じて前記入力制御回路によ
って接続が変化するバッファの出力端と対応する出力端
子とを接続する出力制御回路と、を具備することを特徴
とする出力回路。(1) An output that is provided between a plurality of input terminals and a number of output terminals corresponding to the input terminals and equal to the number of the input terminals, and that changes the drive capacity according to the load connected to each output terminal. A circuit, comprising: buffers whose number is equal to or greater than the number of input/output terminals; and a load connected between the input terminal and the input end of the buffer according to a load connected to an output terminal corresponding to each input terminal. an input control circuit that changes the number of buffers connected to the input terminal; and a buffer that is connected between the output terminal and the output terminal of the buffer and whose connection is changed by the input control circuit depending on the load connected to the output terminal. an output control circuit that connects an output end of the output terminal and a corresponding output terminal.
に夫々接続される第２群のバッファを具備することを特
徴とする請求項１記載の出力回路。(2) The output circuit according to claim 1, further comprising a second group of buffers connected between each of the input terminals and the corresponding output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173684A JPH0463016A (en) | 1990-06-29 | 1990-06-29 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173684A JPH0463016A (en) | 1990-06-29 | 1990-06-29 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0463016A true JPH0463016A (en) | 1992-02-28 |
Family
ID=15965185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173684A Pending JPH0463016A (en) | 1990-06-29 | 1990-06-29 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0463016A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100670683B1 (en) * | 2005-03-31 | 2007-01-17 | 주식회사 하이닉스반도체 | Data input buffer in semiconductor device |
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
| JP2008299583A (en) * | 2007-05-31 | 2008-12-11 | Koyo Electronics Ind Co Ltd | Programmable controller |
-
1990
- 1990-06-29 JP JP2173684A patent/JPH0463016A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285976B2 (en) | 2005-01-31 | 2007-10-23 | Freescale Semiconductor, Inc. | Integrated circuit with programmable-impedance output buffer and method therefor |
| KR100670683B1 (en) * | 2005-03-31 | 2007-01-17 | 주식회사 하이닉스반도체 | Data input buffer in semiconductor device |
| US7511538B2 (en) | 2005-03-31 | 2009-03-31 | Hynix Semiconductor Inc. | Data input buffer in semiconductor device |
| JP2008299583A (en) * | 2007-05-31 | 2008-12-11 | Koyo Electronics Ind Co Ltd | Programmable controller |
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