JPH0461258A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0461258A
JPH0461258A JP17003090A JP17003090A JPH0461258A JP H0461258 A JPH0461258 A JP H0461258A JP 17003090 A JP17003090 A JP 17003090A JP 17003090 A JP17003090 A JP 17003090A JP H0461258 A JPH0461258 A JP H0461258A
Authority
JP
Japan
Prior art keywords
chip
integrated circuit
resin
pattern
sealed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17003090A
Other languages
English (en)
Inventor
Junichiro Bansho
番匠 淳一郎
Masao Onose
小野瀬 将生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP17003090A priority Critical patent/JPH0461258A/ja
Publication of JPH0461258A publication Critical patent/JPH0461258A/ja
Pending legal-status Critical Current

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に樹脂封止形
LSIパッケージの高信頼化に適用して有効な技術に関
するものである。
〔従来の技術〕
所定の集積回路を形成した半導体チップをモールド樹脂
で封止した樹脂封止形LSIパッケージは、チップが発
熱、冷却を繰り返すと、モールド樹脂とチップとの熱膨
張係数差に起因してそれるの界面に剥離が発生し、配線
の腐食やボンディングワイヤの断線などを引き起こすこ
とが知られている。また、モールド樹脂とチップとの界
面に加わる熱応力は、チップの中心部よりも外周部の方
が大きく、特に通常は集積回路やポンディングパッドが
形成されていないチップの四隅は、表面の平坦性が高い
ので、モールド樹脂との界面が滑り易く、従って界面剥
離が発生し易いことが指摘されている。そこで従来は、
チップの表面にポリイミド樹脂などのチップコート剤を
筒孔し、モールド樹脂とチップとの界面の接着性を向上
させていた。なお、LSIパッケージの高信頼化技術に
ついては、工業調査会、平成元年12月1日発行の「電
子材料」P27〜P31に記載がある。
′発明が解決i29、よう2する課題、”、と、−ろが
、チップに形成、される集Wl[す1路が大規模になり
、−アップサイズが次第に人きくな、:<ると、それに
伴って千ツブの外周部に加わる応力も次第に大きくなろ
f−: r、チ・・/グの表面にデーツブD−1剤をナ
ベ4−6だtjJでは、前3己界1有]剥nを防升する
ことが困難になる。
本発明は、]−記(だ問題点j、:着171テなさ才j
たもの二あり、七の目的は、樹脂打止形り、 S Iバ
ック−・ジのモールド樹脂]、−ヲップと0)界面剥n
を有効に防止する。′:′とのできる技術を提供4〜る
こと1:ある□1 本発駄のl1il記ならびにその他の目的と!F1規な
特徴は、本駄細書σ)記述および添付図面から明らかに
なるであI)う。
ll′課題を解決するための手段〕 本願において開示される発肋のうち、代、1的なものの
概要を藺単に説明−pれば、次の止おりである。
本願の一発明は、樹脂打止形■、SIバンケ〜ジに封止
されたチップの外16部1、゛おいてポンデイ・、2・
グバッドや集積1’:’=i路が形成、されていない領
域1−゛、デーツブとモールド樹脂との接着性4向、1
′させるだめの凹凸パターン4訟けたものである。
、゛台用1 チップC)外周部のボ゛/ディングパッドや周込1(「
11銘、が形成されていな1.′1領域(例λば四隅)
は、ぺ゛の表tの平坦性が高;、)のご、モールド樹脂
との界面が滑り易く、剥離が特1:発生(10,易い箇
所となる5゜4二で、この領域に凹凸パターン4形成−
すること1乙、より、チップ表面とモールビ樹脂との界
面の滑りが妨げられ、接着l11′ifi向トするので
、この領域の界面剥離が有効に防止される。
〔実施例コ・ 第3図は、本実施例のLSIパッケージの斜視図、第4
図は、第3図の■−IV線tコ沿ったこの1531パツ
ケージの断(lIIli図である。
LSIパッケージ1は、ビン挿入形パッケージの一種の
L”) I P(Dual In−1ine Pack
age)であり、そのパッケージ本体2は、例えばシリ
フーンフィラーを添加したニブキン系樹脂からなる。1
j−記パッケージ本体1)、の内部1、は;、−JI 
H」ンW9結品かろなる矩形、の半導体チップ3が封+
J−されて(ハる。第、1区に示すように、干に1′J
、チップ3は、例ズば=ボ十ン樹脂系の接着剤44介し
てタブ(ダイバ、ト部)5上に搭載されている3、上記
チップ3の表面には、パッケージ本体2を構成、する前
記エボキ/系樹脂とチップ3との接着性を向上させるた
絖、例えばポリイミド樹脂からなるチップフート剤6が
塗布されている。チップ3の主面の外周部に形成された
ポンディングパッド7と、LSrパッケージ1の外部端
子であるリード8との間には、ワイヤ9がボンディング
されている。上記タブ5およびリード8は42アロイま
たはCuからなり、ワイヤ9はAa、CuまたはA!か
らなる。
第1図は、上記パッケージ本体2の内部に封止されたチ
ップ3のコーナ一部(隅)を拡大して示す断面図である
チップ3のコーナ一部の主面上には、所定の間隔をおい
て配置された複数の凸部10と、それらの間に形成され
た凹部11とからなる凹凸バター′/12が設j十られ
ている1、十記凹凸パターン12は、第2図に示すよう
に、チップ3の各、コーナー部〈四隅)1こ設けらjて
いる3、すなわち、F記チーノブ3の4:、面は、その
中央部が集積回路形成領域1:]となっており、またそ
の外周部に多数のポンディングパッド7が所定の間隔を
おいて配置されてしするが、その四隅が空領域となって
いるため、L記凹凸パターン12はこの空領域を利用し
て設けられている。
と記凹凸パターンI2は、チップ3の主面に集積回路を
形成するプロセス、いわゆるウェハプロセスにおいて集
積回路と同時に形成される。例えば上記凸部11は、ポ
リシリコンからなる第一の導電パターン14上にΔ1合
金からなる第二の導電パターン15を積層した構成にな
っている。上記第一の導電パターン14は円形のパター
ンからなり、第二の導電パターン15は第一の導電パタ
ーン14よりも径の小さい円形のパターンからなる。こ
の場合、上記第一の導電パターン14は、集積回路形成
領域1;3にポリシリコンからなど)つ゛−ト電極4形
成4る際のマスクに1−配溝TLベタ ・ソ1,4と[
i1]  のバタ・−ンを設けておくこと18”、コ、
す、ゲート電極と同時に形成される。また、」:: J
l!第”、。
の’Jlパターン15は、A A合金からなる配線谷形
成−4る際のマスクに手記導電パターン用5と同一のパ
ターンを設けでJりくことにより、配線と一1時に形成
される。第一・の導電パターン14と第一の導電パター
ン15との間に堆積された第・の絶縁膜16は、上記ゲ
ート電極と配線とを絶縁4″る層間絶縁膜であり、第二
の導電パターン15手に堆積された第二の絶縁膜17は
、バッシベー7.ヨン膜(表面体!i膜)である。上記
絶縁膜17上には、前述したチップコート剤6が塗4う
されている。
このように、チップ3の四隅の主面上に上記、凹凸パタ
ーン12を設けた本実施例のLSJパッケージ1によれ
ば、パッケージ本体2を構成するエポキシ系樹脂とチッ
プ3の表面との滑りが」−記凹凸パターン12の存在に
よって妨げられるので、エポキシ系樹脂とチップ3の表
面との接着性が向」スル5.2H6)結W、” ’t’
 + S・・h la、I′III L−3’ −/ 
7”3 トの熱lζ1張係数差にとL((,7〜4ンブ
:]の四隅1.′強し)応力が加ね、た揚りに4)い−
も7、°〜′、フ)領域パ戸=、ボキン系樹脂、どブッ
プ3と0)界II 1.: ’k1.l郡が発1= 1
−るのを有効に防止する=とがごきるのご、配線の腐食
やワイヤ9の断線などの+、艮(ン)発・1−がl’、
り、 、、i、、、lされ、L S Iパンケージ10
)信@性、寿命が向H4−Z)1、以、」−6、本発明
者によ−1ごなされた発明を′i、1′箱例に基づき具
体的に説明し7たが、本発明はIIJSa実施例に限定
されるものではなく、そのVドを逸脱しない範囲で種々
変更可能であることはい、5 t−もJ、”’  1) 前記実施例こ・は、互いに径の異なるF1形の導電パタ
ーンを積層して凸部を形成1,7たが、凸部のル状やそ
れらの開隔、数などは過賞変更することができる。
前記実施例では、チップの四隅に凹凸パターンを設けた
が、凹凸パターンは、チップの外周部においてポンディ
ングパッドや集積11)U路が形成され又いなし)任意
の領域に配置することができる3、前記実施例では、ビ
ン挿入形パッケージの・種のDIPに適用した場合につ
し)で説明し、だが、本発明はこれに限定されるもので
はなく、樹脂打止形LSIバ・!ケージ全般に適用する
、−とができる。
〔発明の効果」 本願において開示される発明のうち代表的なものによっ
て得ろれる効果を簡単に説明すれば、゛トδ己の通りで
ある。
樹脂封止形LSIパッケージに封」1−された半導体チ
ップの外周部の空領域に、半導体チップとモールド樹脂
との接着性を向上させるた6の凹凸パターンを設けたこ
とにより、上記領域の界面剥離が有効に防止されるので
、樹脂封止形り、SIパーツケージの信頼住、寿命が向
上する。
【図面の簡単な説明】
第1図は、本発明の〜実施例である樹脂封圧形LSIパ
ッケージの要部拡大断面図、 第2図は、このL S Iパッケージの内部に封止され
た半導体チップの概略平面図、 第3図は、この1.、、、 S Iパッケージの斜視図
、第4図は、第13図のIV−IV線における断面図で
ある。 1・・・L S Iバー、ケージ、2・・・パッケージ
本体、3・・・米導体チップ、・1・・・接着剤、5・
・・タブ、6・・・チップ:v −ト斉\ 7・・ポン
ディングパッド、8・ ・ ・「)−ド、1〕・ ・・
ワイヤ、10・・・凸部、11・・・凹部、12・・・
[:!!]凸パターン、13・・・集積回路形成領域、
14.15・・・導電パターン、16,17・・・絶縁
膜。

Claims (1)

  1. 【特許請求の範囲】 1、樹脂封止形LSIパッケージに封止された半導体チ
    ップの外周部の空領域に、半導体チップとモールド樹脂
    との接着性を向上させるための凹凸パターンを設けたこ
    とを特徴とする半導体集積回路装置。 2、前記凹凸パターンを、半導体チップの四隅に設けた
    ことを特徴とする請求項1記載の半導体集積回路装置。 3、前記凹凸パターンは、導電膜および絶縁膜により構
    成され、集積回路パターンを形成する工程で同時に形成
    されたものであることを特徴とする請求項1記載の半導
    体集積回路装置。
JP17003090A 1990-06-29 1990-06-29 半導体集積回路装置 Pending JPH0461258A (ja)

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JP17003090A JPH0461258A (ja) 1990-06-29 1990-06-29 半導体集積回路装置

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JPH0461258A true JPH0461258A (ja) 1992-02-27

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ID=15897305

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JP17003090A Pending JPH0461258A (ja) 1990-06-29 1990-06-29 半導体集積回路装置

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JP (1) JPH0461258A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021040058A (ja) * 2019-09-04 2021-03-11 三菱電機株式会社 半導体装置および半導体素子

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* Cited by examiner, † Cited by third party
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JP2021040058A (ja) * 2019-09-04 2021-03-11 三菱電機株式会社 半導体装置および半導体素子

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