JPH0458171A - Skew adjusting circuit for ic tester - Google Patents

Skew adjusting circuit for ic tester

Info

Publication number
JPH0458171A
JPH0458171A JP2169589A JP16958990A JPH0458171A JP H0458171 A JPH0458171 A JP H0458171A JP 2169589 A JP2169589 A JP 2169589A JP 16958990 A JP16958990 A JP 16958990A JP H0458171 A JPH0458171 A JP H0458171A
Authority
JP
Japan
Prior art keywords
circuit
comparator
circuits
driver
skew
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2169589A
Other languages
Japanese (ja)
Inventor
Hirobumi Sakaino
境野 博文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2169589A priority Critical patent/JPH0458171A/en
Publication of JPH0458171A publication Critical patent/JPH0458171A/en
Pending legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

PURPOSE:To easily perform skew adjustment by performing the skew adjustment as to plural comparator circuits and plural driver circuits. CONSTITUTION:A three-dimensional movable part 1 which can be probed at an optional point connects a reference driver circuit 3-o to the output pins of an IC 9 to be measured and the skew adjustment of plural comparator circuits 4-l - 4-n is performed. Further, a reference comparator circuit 4 is connected to the input pins of the IC 9 to be measured and the skew adjustment of plural driver circuits 3-l - 3-n is performed.

Description

【発明の詳細な説明】 技術分野 本発明はICテスタのスキュー調整回路に関し、特に複
数のコンパレータ回路および複数のドライバ回路からな
るICテスタのタイミング調整に関する。
TECHNICAL FIELD The present invention relates to a skew adjustment circuit for an IC tester, and more particularly to timing adjustment for an IC tester comprising a plurality of comparator circuits and a plurality of driver circuits.

従来技術 従来、ICテスタのスキュー調整回路においては、第2
図に示すように、図示せぬICテスタ内に複数あるドラ
イバ回路3−0〜3−nのうちの基準となるドライバ回
路(以下基準ドライバ回路とする)3−0をコンパレー
タ回路4−1〜4−nと1対1に接続したり、ICテス
タ内に複数あるコンパレータ回路4−0〜4−nのうち
の基準となるコンパレータ回路(以下基準コンパレータ
回路とする)4−0をドライバ回路3−1〜3−nと1
対1に接続するために、複数のリレーからなるリレーマ
トリックス回路10をICテスタの内部あるいは外部に
有している。
Prior Art Conventionally, in the skew adjustment circuit of an IC tester, the second
As shown in the figure, a reference driver circuit (hereinafter referred to as a reference driver circuit) 3-0 out of a plurality of driver circuits 3-0 to 3-n in an IC tester (not shown) is connected to comparator circuits 4-1 to 4-n. The driver circuit 3 connects one-to-one to the comparator circuit 4-n, or connects the comparator circuit 4-0, which serves as a reference among the multiple comparator circuits 4-0 to 4-n in the IC tester (hereinafter referred to as the reference comparator circuit), to the driver circuit 3. -1~3-n and 1
For pair-to-one connection, a relay matrix circuit 10 consisting of a plurality of relays is provided inside or outside the IC tester.

このリレーマトリックス回路10のリレーを切換えるこ
とにより、基準ドライバ回路3−0とコンパレータ回路
4−1〜4−nとを接続し、あるいは基準コンパレータ
回路4−0とドライバ回路3−1〜3nとを接続してド
ライバ回路3−1〜3−nおよびコンパレータ回路4−
1〜4−nのタイミング調整を行っていた。
By switching the relays of this relay matrix circuit 10, the reference driver circuit 3-0 and the comparator circuits 4-1 to 4-n are connected, or the reference comparator circuit 4-0 and the driver circuits 3-1 to 3n are connected. Connect driver circuits 3-1 to 3-n and comparator circuit 4-
1 to 4-n timing adjustments were made.

尚、基準ドライバ回路3−0および基準コンパレータ回
路4−0は最初にオシロスコープなどを使用してタイミ
ング調整が行われる。
Incidentally, the timing of the reference driver circuit 3-0 and the reference comparator circuit 4-0 is first adjusted using an oscilloscope or the like.

このような従来のICテスタのスキュー調整回路では、
ICテスタのドライバ出力ピンやコンパレータ入力ビン
でのスキューをリレーマトリックス回路10により自動
的に調整するようになっているので、ICテスタと被測
定IC(図示せず)とを接続する測定系で発生するスキ
ューが考慮されていなかった。
In the skew adjustment circuit of such a conventional IC tester,
Since the skew at the driver output pin and comparator input bin of the IC tester is automatically adjusted by the relay matrix circuit 10, skew occurs in the measurement system connecting the IC tester and the IC under test (not shown). skew was not taken into consideration.

しかしながら、多ピンで高速のICをΔ―1定するとき
には測定系のスキューを無視することができないので、
マニュアルで測定系のスキューを調整しなければならず
、スキュー調整の工数が増えるとともに、スキュー調整
が難しいという欠点がある。
However, when determining Δ-1 for a high-speed IC with a large number of pins, the skew of the measurement system cannot be ignored.
The skew of the measurement system must be manually adjusted, which increases the number of man-hours required for skew adjustment and has the disadvantage that skew adjustment is difficult.

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、スキュー調整を容易に行うことができる
ICテスタのスキュー調整回路の提供を目的とする。
OBJECTS OF THE INVENTION The present invention has been made to eliminate the above-mentioned drawbacks of the conventional circuits, and an object of the present invention is to provide a skew adjustment circuit for an IC tester that can easily perform skew adjustment.

発明の構成 本発明によるICテスタのスキュー調整回路は、複数の
コンパレータ回路と複数のドライバ回路とを有し、集積
回路の単体試験時に使用されるICテスタのスキュー調
整回路であって、前記集積回路の人出力端子各々に接続
可能なプローブと、基準コンパレータ回路と基準ドライ
バ回路とのうち一方を前記プローブに接続する接続手段
とを設け、前記プローブを前記集積回路の出力端子に接
続させて前記基準ドライバ回路からの出力信号を前記プ
ローブを介して前記複数のコンパレータ回路各々に入力
することにより前記複数のコンパレータ回路各々のスキ
ュー調整を行い、前記プローブを前記集積回路の入力端
子に接続させて前記複数のドライバ回路各々からの出力
信号を前記プローブを介して前記基準コンパレータ回路
に入力することにより前記複数のドライバ回路各々のス
キュー調整を行うようにしたことを特徴とする。
Structure of the Invention A skew adjustment circuit for an IC tester according to the present invention includes a plurality of comparator circuits and a plurality of driver circuits, and is used when testing a unit of an integrated circuit. A probe connectable to each of the human output terminals of the integrated circuit, and connecting means for connecting one of a reference comparator circuit and a reference driver circuit to the probe are provided, and the probe is connected to the output terminal of the integrated circuit, and the reference The skew adjustment of each of the plurality of comparator circuits is performed by inputting the output signal from the driver circuit to each of the plurality of comparator circuits via the probe, and the skew adjustment of each of the plurality of comparator circuits is performed by connecting the probe to the input terminal of the integrated circuit. The skew adjustment of each of the plurality of driver circuits is performed by inputting an output signal from each of the plurality of driver circuits to the reference comparator circuit via the probe.

実施例 次に、本発明の一実施例について図面を参照して説明す
る。
Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.

第1図は本発明の一実施例の構成を示すブロック図であ
る。図において、三次元可動部1は被δ−1定IC9の
入出力ピンに順次接触するためのプローブ2を有し、基
準ドライバ回路3−0および基準コンパレータ回路4−
0が夫々ICテスタのドライバビン7−0およびコンパ
レータビン8−0を介して接続されている。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, the three-dimensional movable part 1 has a probe 2 for successively contacting the input/output pins of the δ-1 constant IC 9, and includes a reference driver circuit 3-0 and a reference comparator circuit 4-0.
0 are connected through a driver bin 7-0 and a comparator bin 8-0 of the IC tester, respectively.

基準ドライバ回路3−0およびドライバ回路3−1〜3
−nの前段には夫々のタイミングを調整するタイミング
調整回路5−0〜5−nが接続されている。
Reference driver circuit 3-0 and driver circuits 3-1 to 3
Timing adjustment circuits 5-0 to 5-n for adjusting the respective timings are connected to the front stage of -n.

ドライバ回路3−1〜3−nは夫々ICテスタのドライ
バピン7−1〜7−nを介して被測定IC9の入力ビン
に接続されている。
The driver circuits 3-1 to 3-n are connected to the input bin of the IC 9 to be measured via driver pins 7-1 to 7-n of the IC tester, respectively.

また、基準コンパレータ回路4−0およびコンパレータ
回路4−1〜4−口の前段には夫々のラッチタイミング
を調整するタイミング調整回路6−0〜6−nが接続さ
れている。
Further, timing adjustment circuits 6-0 to 6-n for adjusting the latch timings of the reference comparator circuits 4-0 and the comparator circuits 4-1 to 4-n are connected to the front stages thereof.

コンパレータ回路4−1〜4−nは夫々ICテスタのコ
ンパレータピン8−1〜8−nを介して被Jl定IC9
の出力ピンに接続されている。
The comparator circuits 4-1 to 4-n are connected to the Jl-determined IC 9 via the comparator pins 8-1 to 8-n of the IC tester, respectively.
connected to the output pin of

この第1図を用いて本発明の一実施例のスキュー動作に
ついて説明する。
The skew operation of one embodiment of the present invention will be explained using FIG. 1.

最初に、基準ドライバ回路3−0の出力波形の立上りお
よび立下りのクロスポイントをタイミング調整回路5−
0により調整する。
First, the timing adjustment circuit 5-0 sets the rising and falling cross points of the output waveform of the reference driver circuit 3-0.
Adjust by 0.

その後に、基準ドライバ回路3−0と三次元可動部1と
を接続し、基準ドライバ回路3−0の出力信号を三次元
可動部]のプローブ2から出力させる。
Thereafter, the reference driver circuit 3-0 and the three-dimensional movable section 1 are connected, and the output signal of the reference driver circuit 3-0 is outputted from the probe 2 of the three-dimensional movable section.

このとき、三次元可動部1のプローブ2を被測定IC9
の出力ビンに順次接触させることにより、基準ドライバ
回路3−0からの出力信号が被測定IC9の出力ピンに
接続された各コンパレータ回路4−1〜4−nに入力さ
れるので、タイミング調整回路6−1〜6−nにより各
コンパレータ回路4−1〜4−口のラッチタイミングを
基準ドライバ回路3−0の出力信号を基に調整し、各コ
ンパレータ回路4−1〜4−口のスキューを調整する。
At this time, the probe 2 of the three-dimensional movable part 1 is connected to the IC 9 to be measured.
By sequentially contacting the output bins of the reference driver circuit 3-0, the output signal from the reference driver circuit 3-0 is input to each of the comparator circuits 4-1 to 4-n connected to the output pin of the IC 9 under test, so that the timing adjustment circuit 6-1 to 6-n adjust the latch timing of each comparator circuit 4-1 to 4-port based on the output signal of the reference driver circuit 3-0, and adjust the skew of each comparator circuit 4-1 to 4-port. adjust.

次に、三次元可動部1て基準ドライバ回路3−0と基準
コンパレータ回路4−0とを接続し、タイミング調整回
路6−0により基準コンパレータ回路4−〇のラッチタ
イミングを基準ドライバ回路3−0からの出ツノ信号を
基に調整し、基準コンパレータ回路4−0のスキューを
調整する。
Next, the three-dimensional movable part 1 connects the reference driver circuit 3-0 and the reference comparator circuit 4-0, and the timing adjustment circuit 6-0 adjusts the latch timing of the reference comparator circuit 4-0 to the reference driver circuit 3-0. The skew of the reference comparator circuit 4-0 is adjusted based on the output horn signal from the reference comparator circuit 4-0.

その後に、基準コンパレータ回路4−0と三次元可動部
1とを接続し、基準コンパレータ回路4−0に各ドライ
ブ回路3−1〜3−nからの出力信号を三次元可動部1
のプローブ2から入力させる。
After that, the reference comparator circuit 4-0 and the three-dimensional movable part 1 are connected, and the output signals from each drive circuit 3-1 to 3-n are sent to the three-dimensional movable part 1 to the reference comparator circuit 4-0.
input from probe 2.

このとき、三次元可動部1のプローブ2を被測定IC9
の入力ピンに順次接触させることにより、被測定IC9
の入力ピンに接続された各ドライバ回路3−1〜B−n
からの出力信号が基準コンパレータ回路4−0に入力さ
れるので、タイミング調整回路5−1〜5−nにより各
ドライバ回路3−1〜3−nのタイミングを基準コンパ
レータ回路4−0への入力信号を基に調整し、各ドライ
バ回路3−1〜3−nのスキューを調整する。
At this time, the probe 2 of the three-dimensional movable part 1 is connected to the IC 9 to be measured.
By sequentially contacting the input pins of the IC9 to be measured.
Each driver circuit 3-1 to B-n connected to the input pin of
Since the output signal from the driver circuits 3-1 to 3-n is input to the reference comparator circuit 4-0, the timing adjustment circuits 5-1 to 5-n input the timing of each driver circuit 3-1 to 3-n to the reference comparator circuit 4-0. The skew of each driver circuit 3-1 to 3-n is adjusted based on the signal.

よって、被測定IC9との測定系で発生するスキュー、
すなわち被測定IC9の入出力点でのスキューが調整さ
れる。
Therefore, the skew that occurs in the measurement system with the IC 9 to be measured,
That is, the skew at the input/output points of the IC 9 to be measured is adjusted.

このように、任意の点にブロービングできる三次元可動
部1により基準ドライバ回路3−0と被1lll定IC
9の出力ビンとを接続して複数のコンパレータ回路4−
1〜4−nのスキュー調整を行い、基準コンパレータ回
路4−0と被測定IC9の入力ピンとを接続して複数の
ドライバ回路3−1〜3−nのスキュー調整を行うよう
にすることによって、被測定IC9の人出力点でのスキ
ュー調整を容易に行うことができる。
In this way, the reference driver circuit 3-0 and the fixed IC
A plurality of comparator circuits 4-
1 to 4-n, and connect the reference comparator circuit 4-0 and the input pin of the IC 9 to be measured to adjust the skew of the plurality of driver circuits 3-1 to 3-n. Skew adjustment at the human output point of the IC 9 to be measured can be easily performed.

発明の詳細 な説明したように本発明によれば、任意の点にブロービ
ングできる三次元可動部により基準ドライバ回路と被測
定ICの出力ビンとを接続して複数のコンパレータ回路
のスキュー調整を行い、基準コンパレータ回路と被測定
ICの入力ピンとを接続して複数のドライバ回路のスキ
ュー調整を行うようにすることによって、スキュー調整
を容易に行うことができるという効果がある。
DETAILED DESCRIPTION OF THE INVENTION According to the present invention, as described in detail, the skew adjustment of a plurality of comparator circuits is performed by connecting the reference driver circuit and the output bin of the IC under test using a three-dimensional movable part that can perform probing at any point. By connecting the reference comparator circuit and the input pin of the IC under test to adjust the skew of a plurality of driver circuits, it is possible to easily adjust the skew.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の構成を示すブロック図、第
2図は従来例の構成を示すブロック図である。 主要部分の符号の説明 1・・・・・・三次元可動部 2・・・・・・プローブ 3−0・・・・・基準ドライバ回路 3−1〜3−n・・・・・・ドライバ回路4−0・・・
・・・基準コンパレータ回路4−1〜4−n・・・・・
・コンパレータ回路5−0〜5−n。 6−0〜6−n・・・・・・タイミング調整回路9・・
・・・・被測定IC
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional example. Explanation of symbols of main parts 1...Three-dimensional movable part 2...Probe 3-0...Reference driver circuit 3-1 to 3-n...Driver Circuit 4-0...
...Reference comparator circuit 4-1 to 4-n...
- Comparator circuits 5-0 to 5-n. 6-0 to 6-n... Timing adjustment circuit 9...
...IC to be measured

Claims (1)

【特許請求の範囲】[Claims] (1)複数のコンパレータ回路と複数のドライバ回路と
を有し、集積回路の単体試験時に使用されるICテスタ
のスキュー調整回路であって、前記集積回路の入出力端
子各々に接続可能なプローブと、基準コンパレータ回路
と基準ドライバ回路とのうち一方を前記プローブに接続
する接続手段とを設け、前記プローブを前記集積回路の
出力端子に接続させて前記基準ドライバ回路からの出力
信号を前記プローブを介して前記複数のコンパレータ回
路各々に入力することにより前記複数のコンパレータ回
路各々のスキュー調整を行い、前記プローブを前記集積
回路の入力端子に接続させて前記複数のドライバ回路各
々からの出力信号を前記プローブを介して前記基準コン
パレータ回路に入力することにより前記複数のドライバ
回路各々のスキュー調整を行うようにしたことを特徴と
するスキュー調整回路。
(1) A skew adjustment circuit for an IC tester, which has a plurality of comparator circuits and a plurality of driver circuits, and is used during a unit test of an integrated circuit, and includes a probe that can be connected to each of the input and output terminals of the integrated circuit. , connecting means for connecting one of a reference comparator circuit and a reference driver circuit to the probe, and connecting the probe to an output terminal of the integrated circuit to transmit an output signal from the reference driver circuit through the probe. The skew adjustment of each of the plurality of comparator circuits is performed by inputting the signal to each of the plurality of comparator circuits, and the output signal from each of the plurality of driver circuits is input to the probe by connecting the probe to the input terminal of the integrated circuit. The skew adjustment circuit is characterized in that the skew adjustment of each of the plurality of driver circuits is performed by inputting the signal to the reference comparator circuit via the reference comparator circuit.
JP2169589A 1990-06-27 1990-06-27 Skew adjusting circuit for ic tester Pending JPH0458171A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2169589A JPH0458171A (en) 1990-06-27 1990-06-27 Skew adjusting circuit for ic tester

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2169589A JPH0458171A (en) 1990-06-27 1990-06-27 Skew adjusting circuit for ic tester

Publications (1)

Publication Number Publication Date
JPH0458171A true JPH0458171A (en) 1992-02-25

Family

ID=15889289

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2169589A Pending JPH0458171A (en) 1990-06-27 1990-06-27 Skew adjusting circuit for ic tester

Country Status (1)

Country Link
JP (1) JPH0458171A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000321325A (en) * 1999-05-13 2000-11-24 Advantest Corp Contact board for ic test device and positioning method of robot for contacting and operating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000321325A (en) * 1999-05-13 2000-11-24 Advantest Corp Contact board for ic test device and positioning method of robot for contacting and operating the same

Similar Documents

Publication Publication Date Title
US6263463B1 (en) Timing adjustment circuit for semiconductor test system
JPH02268281A (en) Method and instrument for testing multiple pin integrated circuit
JP2002528726A (en) Remote test module for automatic test equipment
WO2007053240A3 (en) Tandem handler system and method for reduced index time
US20040003328A1 (en) Instrument initiated communication for automatic test equipment
KR100905507B1 (en) Pin electronics with high voltage functionality
JP2003510613A (en) Method and system for testing devices on a burn-in board
JPH0458171A (en) Skew adjusting circuit for ic tester
JP4026945B2 (en) Mixed IC test apparatus and control method of the IC test apparatus
JPS5882346A (en) Automatic correction for pin electronics interface circuit within electronic tester
US5020010A (en) Method for preparing and evaluating measurement specificatons for an electronic circuit
CN115032520A (en) Automatic remote measurement and control system for testing power management chip
JP2638274B2 (en) Timing correction method
JPS58176560A (en) Skew inspecting method of lsi tester
US20020132379A1 (en) Method and system for semiconductor die testing
KR100382248B1 (en) Electrical test system of semiconductor & testing method the same
US6411115B2 (en) Apparatus for testing a semiconductor and process for the same
KR200146658Y1 (en) Test apparatus for semiconductor device
JP2001147254A (en) Device and method for testing semiconductor integrated circuit
JP2633692B2 (en) Semiconductor test method
US6529030B1 (en) IC testing apparatus
JPH04273079A (en) Skew adjustment circuit of ic tester
JP2584532B2 (en) Burn-in board
JP2003098234A (en) Semiconductor tester
JPH03181873A (en) Testing device of delay time