KR200146658Y1 - Test apparatus for semiconductor device - Google Patents
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Abstract
본 고안은 반도체소자용 검사장비에 관한 것으로, 종래의 반도체소자용 검사장비에 있어서 소자의 여러 가지 기능과 특성검사에 필요한 소프트웨어 및 하드웨어가 복잡하여 제조하기가 용이하지 않고, 장비가격이 비싼 문제를 해결하기 위해 검사하기 위한 소자를 로딩하는 수신장치(4-1)와 검사가 끝난 소자를 양품과 불량품으로 분류하는 분류장치(4-2)로 이루어진 핸들링머신(4)과, 검사하기 위한 소자를 장착하기 위한 테스트사이트(B), 및 테스트 프로그램을 수행하여 테스트사이트(B)에 장착된 소자를 검사하는 테스터(1)로 이루어진 세그먼트(segment)구조가 적어도 2개 이상 인터페이스버스(8)에 의해 연결되어 구성된 검사장치부와, 상기 인터페이스버스(8)에 연결되어 상기 각각의 세그먼트구조의 테스터에 테스트 프로그램을 수행하도록 신호를 보내어 검사가 이루어지도록 하는 조절장치부(7)로 구성된 것을 특징으로 하는 반도체소자용 검사장비를 제공한다.The present invention relates to an inspection device for a semiconductor device. In the conventional inspection device for a semiconductor device, software and hardware necessary for various functions and characteristics of the device are complicated and not easy to manufacture, and the equipment price is expensive. In order to solve this problem, a handling machine 4 comprising a receiving device 4-1 for loading a device for inspection, a classification device 4-2 for classifying a finished device as good or defective, and a device for inspection The interface bus 8 includes at least two segment structures including a test site B for mounting and a tester 1 for performing a test program to inspect devices mounted on the test site B. Connected to the test device configured and connected to the interface bus (8) to send a signal to the tester of each segment structure to perform a test program It provides an inspection device for a semiconductor device, characterized in that consisting of a control unit (7) for the inspection.
본 고안에 의하면, 반도체소자용 검사장비(테스터)의 기능이 모듈화될 수 있으므로 개발비용이 적게 들어 소규모 비용으로 검사장비를 개발할 수 있고, 사용자들은 필요성에 따라 적은 비용으로 필요한 구입할 수 있게 된다.According to the present invention, since the function of the test equipment (tester) for semiconductor devices can be modularized, the development cost is low, so that the test equipment can be developed at a small cost, and users can purchase the necessary equipment at a low cost according to necessity.
Description
제1도는 종래의 반도체소자용 검사장비의 구성도.1 is a block diagram of a conventional inspection device for semiconductor devices.
제2도는 본 고안의 반도체소자용 검사장비의 구성도.2 is a block diagram of the inspection device for a semiconductor device of the present invention.
제3도는 본 고안에 의한 반도체소자용 검사장비의 조절장치의 구성도 및 파형도.3 is a block diagram and a waveform diagram of a control device for inspection equipment for semiconductor devices according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,2,3 : 테스터 A,B,C : 테스트사이트1,2,3: Tester A, B, C: Test Site
4,5,6 : 핸들링머신 4-1,5-1,6-1 : 핸들링머신 수신장치4,5,6: handling machine 4-1,5-1,6-1: handling machine receiver
4-2,5-2,6-2 : 핸들링머신 분류장치 7 : 파이프라인 조절장치4-2,5-2,6-2: Handling machine sorting device 7: Pipeline adjusting device
8 : 인터페이스버스8: Interface Bus
본 고안은 반도체소자용 검사장비에 관한 것으로, 특히 구성이 모듈화되어 제작 및 구현이 용이하며, 물량 많은 소자의 생산성 향상에 적당하도록 된 반도체소자용 검사장비의 구성에 관한 것이다.The present invention relates to an inspection device for a semiconductor device, and more particularly, to a configuration of the inspection device for a semiconductor device made to be modular and easy to manufacture and implement, and suitable for improving productivity of a large quantity of devices.
종래의 반도체소자용 검사장비의 구성을 제1도에 나타내었다.The configuration of a conventional inspection device for semiconductor devices is shown in FIG.
제1도를 참조하여 반도체소자를 검사하기 위한 검사장비의 동작을 설명하면 다음과 같다.Referring to Figure 1 describes the operation of the inspection equipment for inspecting the semiconductor device as follows.
반도체소자는 그 제조공정이 완료되고 나서, 검사되기 위해 핸들링머신(Handling machine)(4)에 로드(load)된 후, 테스트사이트(Test site)(A)에 장착된다.After the manufacturing process is completed, the semiconductor device is loaded on a handling machine 4 to be inspected, and then mounted on a test site A. FIG.
이때 핸들링머신(4)은 DUT레디(DUT ready)신호를 테스터(1)로 보내어 검사준비가 되었음을 알린다.At this time, the handling machine 4 sends a DUT ready signal to the tester 1 to indicate that the test is ready.
그러면 즉시 테스터(1)에서는 테스트 프로그램이 수행되면서 테스트사이트(A)에 장착된 반도체소자의 전기적 특성 및 기능을 검사한다.Then, the tester 1 immediately tests the electrical characteristics and functions of the semiconductor device mounted on the test site A while the test program is performed.
검사가 완료되면 테스터(1)는 EOT(End of Test)신호와 검사결과(양품/불량품)신호를 인터페이스버스(8)를 통해 핸들링머신(4)으로 알려준다.When the test is completed, the tester 1 notifies the handling machine 4 of the End of Test (EOT) signal and the test result (good / bad) signal through the interface bus 8.
검사결과 신호에 따라 소자들이 양품과 불량품으로 구분되어 핸들링머신 분류장치(4-2)에 구분되어 모여지게 되며, 또한 EOT신호에 따라 핸들링머신(4)은 그 다음으로 검사할 소자를 테스트사이트(A)로 이동시킨 후 DUT레디신호를 테스터(1)로 보낸다.According to the test result signal, the devices are classified into good and bad parts, and are classified and collected in the handling machine sorting device 4-2. Also, the handling machine 4 next checks the device to be tested according to the EOT signal. After moving to A), send DUT ready signal to tester (1).
한 개의 소자가 핸들링머신 수신장치(4-1)에서부터 테스트사이트(A)에서 검사된 후, 핸들링머신 분류장치(4-2)로 구분, 보관되는데 까지의 과정을 PT(전체 과정;Total Process)이라고 하고, PT를 수행하는데 걸리는 시간을 TT(전체 시간;Total Time)라고 하면 다음과 같은 내용을 알 수 있다.After one device is inspected at the test site A from the handling machine receiver 4-1, the process from the handling machine sorting apparatus 4-2 to being classified and stored is P T (Total Process). ) And the time taken to perform P T is T T (Total Time).
1개의 소자를 검사하는데 걸리는 시간은 TT The time taken to inspect one device is T T
2개의 소자를 검사하는데 걸리는 시간은 2TT The time taken to inspect two devices is 2T T
n개의 소자를 검사하는데 걸리는 시간은 nTT The time taken to inspect n devices is nT T
상술한 종래의 반도체소자용 검사장비는 소자의 여러 가지 기능과 특성을 검사해야 하므로 그에 필요한 소프트웨어 및 하드웨어가 복잡하여 제조하기가 용이하지 않으며, 장비가격도 너무 비쌀 뿐 아니라, 검사장비 개발에 엄청난 인원과 비용이 투자되어야 하는 문제가 있다.The above-mentioned conventional inspection device for semiconductor devices has to inspect various functions and characteristics of the device, which is not easy to manufacture due to the complicated software and hardware required for the device. There is a problem that must be invested.
또한, 특정한 소자의 특성만을 확인하고 싶은 경우에도 불필요한 기능을 많이 가진 고가의 장비를 구입해야 하는 사용자의 부담이 있다.In addition, there is a burden on the user to purchase expensive equipment having a lot of unnecessary functions even when only the characteristics of a specific device are desired.
본 고안은 상술한 문제를 해결하기 위한 것으로, 구성이 모듈화되어 제작 및 구현이 용이하며 소자의 생산성 향상에 적당하도록 한 반도체소자용 검사장비를 제공하는데 그 목적을 한다.The present invention has been made to solve the above-mentioned problems, and the object of the present invention is to provide a test device for a semiconductor device that is easy to manufacture and implement a modular configuration is suitable for improving the productivity of the device.
상기 목적을 달성하기 위한 본 고안의 반도체소자용 검사장비는 제2도에 도시된 바와 같이 구성된다.Inspection device for a semiconductor device of the present invention for achieving the above object is configured as shown in FIG.
검사하기 위한 소자를 로딩하는 수신장치(4-1)와 검사가 끝난 소자를 양품과 불량품으로 분류하는 분류장치(4-2)로 이루어진 핸들링머신(4)과, 검사하기 위한 소자를 장착하기 위한 테스트사이트(B), 및 테스트 프로그램을 수행하여 테스트사이트(B)에 장착된 소자를 검사하는 테스터(1)로 이루어진 세그먼트(segment)구조가 복수개 인터페이스버스(8)에 의해 연결되어 구성된 검사장치부와, 상기 각각의 세그먼트구조의 테스터에 테스트 프로그램을 수행하도록 신호를 보내어 검사가 이루어지도록 하는 파이프라인 조절장치(7)로 구성된다.A handling machine (4) consisting of a receiving device (4-1) for loading a device for inspection, a classification device (4-2) for classifying the inspected device as good or defective, and for mounting the device for inspection. An inspection device unit comprising a test site (B) and a segment structure including a tester (1) for inspecting devices mounted on the test site (B) by performing a test program and connected by a plurality of interface buses (8); It consists of a pipeline adjusting device (7) to send a signal to the tester of each segment structure to perform a test program to be tested.
본 고안에 의한 반도체소자용 검사장비의 동작방식을 설명하면 다음과 같다.Referring to the operation method of the inspection device for a semiconductor device according to the present invention.
상기 종래 기술에서 설명한 바와 같이 한 개의 소자가 검사되는 과정을 PT라 하고, 이에 소요되는 시간을 TT라 할 때As described in the prior art, a process in which one device is inspected is referred to as P T , and a time required for this is referred to as T T.
이 될 수 있도록 PT를 등분(segment)할 수 있다.We can segment P T so that
예를 들면, P1에서는 소자의 기능검사(Functional test)만을 하고 P2에서는 소자의 DC특성검사(DC parameter test)만을 하고, P3에서는 소자의 AC특성검사(AC parameter test)만을 검사하도록 구성한다.For example, at P1, only a functional test of the device is performed, at P2, only a DC parameter test of the device is performed, and at P3, only an AC parameter test of the device is configured.
즉, P1을 수행하기 위한 하드웨어 및 소프트웨어를 가진 검사장비(테스터)는 P2를 수행하기 위해 필요한 하드웨어는 필요없고, P2를 위한 테스터는 P1 등을 수행하기 위한 하드웨어가 필요없게 된다.That is, the test equipment (tester) having hardware and software for performing P1 does not need the hardware necessary to perform P2, and the tester for P2 does not need the hardware for performing P1.
TP1,TP2,TP3,…TPn을 각각 P1, P2, P3,…Pn을 수행하는데 걸리는 시간이라 하고, TP1=TP2=TP3=…TPn이 되도록 테스트 수행시간과 소자의 핸들링시간을 조정한다.T P1 , T P2 , T P3 ,... T Pn is represented by P1, P2, P3,... The time taken to perform Pn is called T P1 = T P2 = T P3 Adjust test run time and device handling time to be T Pn .
검사될 반도체소자는 제1핸들링머신(4)의 수신장치(4-1)로 보내진 후, 제1테스트사이트(1)에 장착된다.The semiconductor element to be inspected is sent to the receiving device 4-1 of the first handling machine 4 and then mounted on the first test site 1.
이때 인터페이스버스(8)를 통해 DUT레디신호를 파이프라인 조절장치(7)로 보낸다.At this time, the DUT ready signal is sent to the pipeline control device 7 through the interface bus (8).
파이프라인 조절장치(7)는 현 상태에 인에이블(ENABLE)된 모든 세그먼트로부터 DUT레디신호를 받게 되면 전체 세그먼트의 테스터들에게 동시에 테스트 프로그램을 수행하도록 테스트 스타트(Test start)신호를 보낸다.When the pipeline controller 7 receives the DUT ready signal from all segments that are enabled in the current state, the pipeline controller 7 sends a test start signal to the testers of all segments to execute the test program simultaneously.
맨 처음에는 세그먼트-1만이 인에이블되어 있으므로 제1테스트사이트(A)에 장착된 소자가 검사된다.Initially, only segment-1 is enabled, so the device mounted on the first test site A is inspected.
세그먼트-1에서의 검사가 완료되면, EOT신호와 검사결과신호(pass/fail)를 파이프라인 조절장치(7)와 제1핸들링머신(4)으로 보낸다.When the inspection in segment-1 is completed, the EOT signal and the inspection result signal (pass / fail) are sent to the pipeline adjusting device 7 and the first handling machine 4.
이때 양품 소자는 세그먼트-2로 보내지고, 불량 소자는 제1핸들링머신(4)의 분류장치(4-2)에서 불량으로 모여진다.At this time, the good element is sent to segment-2, and the bad element is collected as bad in the sorting device 4-2 of the first handling machine 4.
이어서 세그먼트-1과 세그먼트-2의 수신장치에 있는 2개의 소자가 각각 테스트사이트에 장착되어 세그먼트-1, 세그먼트-2의 각각의 핸들링머신(4,5)에서 DUT레디신호를 파이프 조절장치(7)로 보낸다.Subsequently, two elements in the receivers of Segment-1 and Segment-2 are mounted on the test site, respectively, and the DUT ready signals are transmitted from the respective handling machines 4 and 5 of Segment-1 and Segment-2. Send to).
먼저 도착한 신호는 래치(Latch)되어 있다가 인에이블된 모든 세그먼트에서 신호가 도착하면 그때 모든 테스터에 테스트 스타트신호를 보내어 모든 세그먼트가 동시에 조립되도록 동기시킨다.The signal that arrived first is latched and when a signal arrives at all enabled segments, it then sends a test start signal to all testers to synchronize all segments simultaneously.
이런 식으로 진행이 되면 다음과 같은 시간표(Time Table) 결과가 얻어진다.Proceeding in this way, the following time table results are obtained.
Tseg=TP1=TP2=TP3=…TPn이라고 하면,T seg = T P1 = T P2 = T P3 =... Speaking of T Pn ,
세그먼트가 3일 때, 소자 1개를 테스트하는데 3T의 시간이 걸리고, 소자 2개를 테스트하는데 4T의 시간이 걸리며, 소자 n개를 테스트하는데 (n+2)T의 시간이 걸린다.When the segment is 3, it takes 3T to test one device, 4T to test two devices, and (n + 2) T to test n devices.
한편, 세그먼트를 m개로 한다면 n개의 소자를 검사하는데는 n·TT/m의 시간이 걸린다.On the other hand, when m segments are used, it takes n · T T / m to inspect n elements.
결론적으로 종래의 기술구성으로 n개의 소자를 TT시간만에 검사하기 위해서는 m대의 풀(full)기능을 가진 테스터 및 핸들링머신이 필요하나, 본 고안에 의한 방법으로는 국부적인 기능(기능검사부, DC특성검사부, AC특성검사부 등으로 모듈화된)을 갖는 m개의 세그먼트구조를 가짐으로써 검사장비(테스터)를 구현 및 제작하는데 간편하고 경제적이다.In conclusion, in order to inspect n devices in a T T time in a conventional technical configuration, m testers and handling machines having full functions are required. It is simple and economical to implement and manufacture the test equipment (tester) by having m segment structure having modularity of DC characteristic tester, AC characteristic tester, etc.).
상기 파이프라인 조절장치의 구성도와 동작시의 파형도를 제3도에 나타내었다.The configuration diagram of the pipeline regulator and the waveform diagram during operation are shown in FIG.
이상 상술한 바와 같이 본 고안에 의하면, 반도체소자용 검사장비(테스터)의 기능이 모듈화될 수 있으므로 개발비용이 적게 들어 소규모 비용으로 검사장비를 개발할 수 있고, 사용자들은 필요성에 따라 적은 비용으로 필요한 구입할 수 있으며, 서로 다른 장비 제작회사간도 별도로 특정기능만 검사할 수 있는 장비를 생산할 수 있고, 사용자도 서로 다른 메이커의 장비를 선별적으로 구매하여 집적할 수 있다. 특히 물량이 많은 소자를 검사할 때 높은 생산성 효과가 있다.As described above, according to the present invention, since the function of the test equipment (tester) for semiconductor devices can be modularized, the development cost can be reduced, so that the test equipment can be developed at a small cost, and users can purchase necessary equipment at a low cost according to necessity. Different equipment manufacturers can produce equipment that can only inspect certain functions separately, and users can also selectively purchase equipment from different manufacturers and integrate them. In particular, there is a high productivity effect when inspecting a large quantity of devices.
본 고안은 상기한 기능 이외에도 P1, P2, P3를 상온검사, 고온검사, 저온검사 등으로 운영하여 소자의 온도특성을 순차적으로 확인할 수도 있다.In addition to the above-described functions, the present invention may operate P1, P2, and P3 at room temperature inspection, high temperature inspection, and low temperature inspection to sequentially check the temperature characteristics of the device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930021187U KR200146658Y1 (en) | 1993-10-15 | 1993-10-15 | Test apparatus for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930021187U KR200146658Y1 (en) | 1993-10-15 | 1993-10-15 | Test apparatus for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950012602U KR950012602U (en) | 1995-05-17 |
| KR200146658Y1 true KR200146658Y1 (en) | 1999-06-15 |
Family
ID=19365734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930021187U KR200146658Y1 (en) | 1993-10-15 | 1993-10-15 | Test apparatus for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200146658Y1 (en) |
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1993
- 1993-10-15 KR KR2019930021187U patent/KR200146658Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012602U (en) | 1995-05-17 |
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