JPH0451714A - Semiconductor device - Google Patents
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- JPH0451714A JPH0451714A JP2161721A JP16172190A JPH0451714A JP H0451714 A JPH0451714 A JP H0451714A JP 2161721 A JP2161721 A JP 2161721A JP 16172190 A JP16172190 A JP 16172190A JP H0451714 A JPH0451714 A JP H0451714A
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Abstract
Description
〔産業上の利用分野ｊ
本発明は３つの電源系を内蔵しているレベルシフト回路
内蔵型半導体装置に関する。[Industrial Field of Application] The present invention relates to a level shift circuit built-in semiconductor device that includes three power supply systems.
【従来の技術ｌ
従来の３つの電源系を使う半導体装置の入出力（Ｉｌｏ
）セルにおいては、第３図のように第一のＷ源端子（ｖ
ｄｄｌ）がチップＡ （２５）につながり、第一の電源
端子（ｖｄｄｌ）と第二の電源端子（ｖｄｄ２）がレベ
ルシフト回路のあるチップＢ （２６）に接続されてい
る。また第三の電源端子手段（ｖｄｄ３）と第一の電源
端子手段（ｖｄｄｌ）がレベルシフト回路あるチップＣ
（２７）に接続されている。第一の電源端子（Ｖｄｄｌ
）のあるチップＡ（２５）の出力を第二の電源端子（ｖ
ｄｄ２）の電圧にするためにチップＢは第一の電源端子
（ｖｄｄｌ）の電圧を持つ信号Ｘを第一の電源端子（ｖ
ｄｄｌ）と第二の電源端子（ｖｄｄ２）が第一段目の入
力回路に接続され、第二の電源端子手段（ｖｄｄ２）が
第二段目の入力回路に接続されている。このとき第二の
電源端子（ｖｄｄ２）の電圧は第一の電源端子（Ｖｄｄ
ｌ）の電圧よりも高いものとする。チップＡからの信号
Ｘを第二の電源端子（ｖ ｄ ｄ ２ ）の電圧で外部
に圧力する場合にはレベルシフト専用のＩＣであるチッ
プＢを図のように接続し、信号Ｘを第一の電源端子（ｖ
ｄｄｌ）の電圧から第二の電源端子（ｖｄｄ２）の電圧
に変換していた。
また第一の電源端子手段（ｖｄｄｌ）の信号Ｘ２を第三
の電源端子手段（ｖｄｄ３）の電圧に変換するためには
、第一の電源端子手段（ｖｄｄｌ）の電圧から第三の電
源端子手段（ｖｄｄ３）の電圧に変換する専用のレベル
シフト用ＩＣであるチップＣを図のように接続し、信号
ｘ２を第一の電源端子（ｖｄｄｌ）の電圧から第三の電
源端子手段（ｖｄｄ３）の電圧に変換していた。
【発明が解決しようとするｉＩ！！！Ｉ）しかし従来の
回路構成の問題点としては、（１）第一の電源端子（ｖ
ｄｄｌ）の電圧から第二の電源端子（ｖｄｄ２）の電圧
に変換するためのＩＣ（チップＢレベルシフト回路）が
別に必要になりコストが高くなる。
（２）第一の電源端子（ｖｄｄｌ）の電圧から第三の電
源端子（ｖｄｄ３）の電圧に変換するためのＩＣ（チッ
プＣレベルシフト回路）が別に必要になりコストが高く
なる。
（３）Ｉ／Ｏ数が多いと必然的に前記の電圧を変換する
ためのＩＣ（チップＢレベルシフト回路およびチップＣ
レベルシフト回路）の数が増加しプリント基板も大きく
せざるを得す、これが更に多くのコスト増加を招く。
（３）前記電圧を変換するためのＩＣ（チップＢレベル
シフト回路およびチップＣ）を信号が通るために速度が
極めて遅くなる。（約８００ｎｓ）等、性能、価格の面
での問題が大であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、電圧を変換するためのレベルシ
フト回路を内蔵したコストが安く、かつスピードの早い
高性能の半導体演算装置を提供することにある。
［課題を解決するための手段］
３つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行う半導体装置に於て、
（ａ）第一の電源端子手段。
（ｂ）第二の電源端子手段、
（ｃ）第三の電源端子手段、
（ｄ）第一の電源端子手段を電源とする第一のインバー
タ手段、
（ｅ）前記第一のインバータ手段とつながっている第一
の入力端子、
（ｆ）第二の電源端子をソース端子としている第一のＰ
ｃｈトランジスタ、
（ｇ）前記第一のＰｃｈ トランジスタのドレイン端子
をソース端子とし、ゲート端子が前記第一の入力端子に
接続されている第二のＰｃｈトランジスタ、
（ｈ）第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のＰｃｈ
トランジスタのトレイン端子１こ接続されている第三の
Ｎｃｈトランジスタ、（ｉ）第二の電源端子をソース端
子とし、第二のＰｃｈ ｔ−ランリスタのドレイン端子
がゲート端子に接続されている第四のＰｃｈトランジス
タ、（ｊ）前記第四のＰＣｈトランジスタのトレイン端
子をソース端子とし、ゲート端子が第一のインバータ手
段の出力に接続されている第五のＰｃｈトランジスタ、
（ｋ）前記第五のＰｃｈ）ランジスクのドレイン端子が
ドレイン端子につながり、前記第一のインバータ手段の
出力がゲート端子につながり、ソース端子が接地されて
いる第六のＮＣｈトランジス先
（１）前記第二のＰｃｈ）ランジスクのドレイン端子が
ゲート端子につながっている前記第四のＰＣｈトランジ
スタ、
（ｍ）前記第五のＰｃｈトランジスタのドレイン端子を
入力とし、第二の電源端子を電源とする第二のインバー
タ手段、
（ｎ）前記（ｄ）から（ｍ）までの回路構成を持つ第一
のレベルシフト手段、
（ｏ）前記（ｄ）から（ｍ）までの回路構成のうち第二
の電源端子手段のかわりに第三の電源端子手段を接続し
た第二のレベルシフト手段。
（ｐ）前記第一のレベルシフト手段および第二のレベル
シフト手段が前記半導体装置において周辺部のＩ／Ｏセ
ル部に少なくとも一つづつあることを特徴とする。
［作 用）
本発明の上記の構成による特徴を以下に第１図と第２図
において説明する。第１図において、第の電源端子（ｖ
ｄｄｌ）（２）と第二の電源端子（ｖｄｄ２）（１）を
チップに接続し、また接地端子（３）を接続する。そし
て第三の電源端子手段（ｖｄｄ３）（２８）もチップに
接続する。
ここで第二の電源端子手段（ｖｄｄ２）と第三の電源端
子手段（ｖｄｄ３）は図に示されるようにお互いに分離
されている。
第一の電源端子手段（ｖｄｄｌ）から第二の電・源端子
手段（ｖｄｄ２）の電圧に信号を変換するには、第２図
に示されるレベルシフト手段を第１図の中のチップ周辺
部のＩ／Ｏセル（２３）列の中に図のように配置し、レ
ベルシフト手段の出力を第二の電源端子（ｖｄｄ２）を
電源とする次段のインバータ（第一のＰＣｈトランジス
タ９、第一のＮｃｈトランジスタ、／Ｏ）の入力にいれ
る。インバータ手段の出力はそのままパッドに出される
。
これにより第一の電源端子（ｖｄｄｌ）の電圧から第二
の電源端子（ｖｄｄ２）の電圧に変換するためのＩＣを
外につける必要がなくなり、また前記電圧を変換するた
めのＩＣ（チップＣレベルシフト回路）を信号が通らず
に前記半導体装置の中だけで信号の変換が可能となるた
め、従来に比べ約８００ｎｓにたいし約２０ｎｓのデイ
レイですむため極めて高速化が可能となる特徴を有する
。
また第一の電源端子手段（ｖｄｄｌ）から第三の電源端
子手段（ｖｄｄ３）の電圧に信号を変換するには、同様
にしてレベルシフト手段（１２）をＩ／Ｏセルの２９の
位置にいれる。このことにより第一の電源端子（ｖｄｄ
ｌ）の電圧から第三の電源端千手［３１（ｖｄｄ３）の
電圧に変換するためのＩＣを外につける必要がなくなり
、また前配電圧を変換するためのＩＣ（チップＣレベル
シフト回路）を信号が通らずに前記半導体装置の中だけ
で信号の変換が可能となるため、従来に比べ約８００ｎ
ｓにたいし約２０ｎｓのデイレイですむため極めて高速
化が可能となる特徴を有する。
［実 施 例１
第１図は本発明の実施例の半導体装置のレイアウト図で
ある。また第２図は第１図のレベルシフト手段の回路図
を示したものである。
また第４図は第２図のレベルシフト手段の動作を分かり
やすく説明するためのタイミングチャート図である。
第１図、第２図および第４図に従って詳しく説明を進め
ることにする。
第１図において、第二の電源端子（ｖｄｄ２）はチップ
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
第一の電源端子（ｖｄｄｌ）はＰＡＤ （２）より供給
され、チップ内部のロジックに接続されており、第二の
電源端子（ｖｄｄ２）もＰＡＤ（１）より供給されてい
る。接地端子（ＶＳＳ）はＰＡＤ （３）につながり、
チップの内部のロジックに接続されている。
また第三の電源端子手段（ｖｄｄ３）はバッド２８に接
続されており、ここからレベルシフト手段のあるＩ／Ｏ
セルに電圧を供給している。
チップの周辺部にはＩ／Ｏセル（２３）が並んでいる。
またチップのコーナ一部（４，５，６，７）はＩ／Ｏセ
ル（２２）はおくことが出来ないので１通常は電源線で
ある第一の電源端子（ｖｄｄｌ）、第二の電源端子（ｖ
ｄｄ２）と接地端子（ＶＳＳ）を回しているだけである
。
次に本発明の内容を分かりやすく説明するためにまず第
２図のレベルシフト手段の回路図を第４図のタイミング
チャート図に従って説明をすることにする。ここでは第
一の電源端子手段の電圧から第二の電源端子手段の電圧
に変換する場合を扱うが、これは第一の電源端子手段の
電圧から第三の電源端子手段（ｖｄｄ３）の電圧に変換
するときにも全（同様の仕組みで行われる。
第２図のレベルシフト手段の回路図において、第一の電
源端子手段（ｖｄｄｌ）と第二の電源端子手段があり、
第一の電源端子手段（ｖ−ｄｄｌ）を電源とし、第一の
入力端子（ＩＡ）が入力である第一のインバータ千ｊＮ
（Ｐｃｈｔ−ランリスタ１３、Ｎｃｈトランジスタ１４
）、第二の電源端子（ｖｄｄ２）をソース端子としてい
る第一のＰｃｈトランジスタ（１５）、前記第一のＰｃ
ｈトランジスタ（１５）のドレイン端子をソース端子と
し、ゲート端子が前記第−の入力端子（ＩＡ）に接続さ
れている第二のＰｃｈトランジスタ（１６）、第一の入
力端子がゲート端子に接続され、ソース端子が接地され
、またドレイン端子が前記第二のＰＣｈトランジスタ（
１６）のトレイン端子に接続されている第三のＮＣｈト
ランジスタ（１７）、第二の電源端子をソース端子とし
、第二のＰｃｈ）ランジスク（１６）のドレイン端子が
ゲート端子に接続されている第四のＰＣｈトランジスタ
（１８）、前記第四のＰｃｈトランジスタ（１８）のト
レイン端子をソース端子とし、ゲート端子が第一のイン
バータ手段の出力に接続されている第五のＰｃｈトラン
ジスタ（１９）、前記第五のＰｃｈトランジスタ（１９
）のドレイン端子がドレイン端子につながり、前記第一
のインバータ手段の出力がゲート端子につながり。
ソース端子が接地されている第六のＮｃｈトランジスタ
（２０）、前記第二のＰＣｈトランジスタ（１６）のト
レイン端子がゲート端子につながっている前記第四のＰ
ｃｈトランジスタ（１Ｂ）。
前記第五のＰｃｈトランジスタ（１９）のドレイン端子
を入力とじ５第二の電源端子（ｖｄｄ２）を電源とする
第二のインバータ手段（Ｐｃｈトランジスタ２１．Ｎｃ
ｈｔ−ランジスク２２）の構成を有している。第１図の
中にあるレベルシフト手段の構成の一例として第２図の
レベルシフト手段の回路図を上げたが、レベルシフト手
段の構成の仕方はこの実施例だけに限定されるのではな
く。
この例は一例である。
次に第４図のタイミングチャート図に従って説明を続け
ることとする。第４図においてＩＡは第一の電源端子（
ｖｄｄｌ）の電源系の信号である。この信号をレベルシ
フト手段を用いて第二の電源端子（ｖｄｄ２）の電源系
の信号に変換する場合において、ＩＡがしからＨに変化
した時を考えるとする。ＩＡがしから第一の電源端子（
ｖｄｄｉ）の電源系であるＨに変化すると第六のＮｃｈ
トランジスタ（２０）がＯＮするために信号ｅが第二の
電源端子手段の電源系のＨからＬにさがり、これによっ
て出力Ｘが第二の電源端子手段の電圧系のＨになる。そ
れにともなって第一のＰｃｈトランジスタ（１５）もＯ
Ｎになり、また第二のＰｃｈトランジスタ（１６）はＯ
Ｎ、第三のＮｃｈｌ−ランリスタ（１７）はＯＦＦにな
るので信号ｆは第二の電源端子手段の電圧系のＨになっ
て第四のＰｃｈトランジスタ（１８）をＯＦＦにする。
この様にして第一の電源端子手段（ｖｄｄｌ）の電圧系
の信号が第二の電源端子手段の電圧系の信号に変換され
るのである。この変換にかかる時間は約２０ｎｓである
が、もしもこの変換を別のそとずけのＩＣで行うとする
と、出力の部分とチップの外の負荷容量を駆動する時間
とレベルシフト手段のＩＣの入力部の時間及び変換に要
する時間及び出力に要する時間を合せて約８００ｎＳの
時間を要することになり、レベルシフト手段を前記半導
体の中に入れることは性能の面で大変な効果がある。ま
た上記レベルシフト手段は工／Ｏセル部分において使う
ために、これを半導体装置の周辺部にあるＩ／Ｏセルに
いれることで変換は高速にできる。
【発明の効果】
以上述べたように１本発明の上記の構成によれば゛第一
の電源端子（ｖｄｄｌ）（２）と第二の電源端子（ｖｄ
ｄ２）（１）をチップに接続し、また接地端子（３）を
接続する。第三の電源端子手段（ｖｄｄ３）も接続され
ており、ここからレベルシフト手段のあるＩ／Ｏセルに
電圧を供給し、第２図に示されるレベルシフト手段を第
１図の中のチじブ周辺部のＩ／Ｏセル（２３）列の中に
図のように配置し、レベルシフト手段の出力を第二の電
源端子（ｖｄｄ２）を電源とする次段のインバータ（第
一のＰｃｈ）ランラスタ９．第一のＮｃｈトランジスタ
、／Ｏ）の入力にいれる。また第三の電源端子手段（ｖ
ｄｄ３）に接続されたレベルシフト手段を第１図の中の
チップ周辺部のＩ／Ｏセル（２９）列の中に図のように
配置し、レベルシフト手段の出力を第三の電源端子手段
（ｖｄｄ３）を電源とする次段のインバータ（第一のＰ
Ｃｈトランジスタ９．第一のＮｃｈトランジスタ、／Ｏ
）の入力にいれる。
インバータ手段の出力はそのままパッドに出すことによ
り、第一の電源端子（ｖｄｄｌ）の電圧から第二の電源
端子（ｖｄｄ２）の電圧に変換するためのＩＣを外につ
ける必要がなくなり、また前記電圧を変換するためのそ
とずけのＩＣを信号が通らずに前記半導体装置の中だけ
で信号の変換が可能となるため、従来に比べ約８００ｎ
ｓにだいし約２０ｎｓのデイレイですむため極めて高速
化が可能となる。またこれは第一の電源端子手段の電圧
から第三の電源端子手段（ｖｄｄ３）の電圧に変換する
ときにも全く同じことがいえる。そのうえそとずけのチ
ップが不要になることのコストの低減化が可能等の特徴
をもちその効果は絶大なものがある。[Conventional technology l Input/output of semiconductor devices using three conventional power supply systems (Ilo
) cell, the first W source terminal (v
ddl) is connected to chip A (25), and a first power terminal (vddl) and a second power terminal (vdd2) are connected to chip B (26), which has a level shift circuit. Further, the third power terminal means (vdd3) and the first power terminal means (vddl) are chip C with a level shift circuit.
(27). First power supply terminal (Vddl
) is connected to the second power supply terminal (v
dd2), chip B converts the signal X having the voltage of the first power supply terminal (vddl) to the first power supply terminal (v
ddl) and a second power terminal (vdd2) are connected to the first stage input circuit, and the second power terminal means (vdd2) is connected to the second stage input circuit. At this time, the voltage of the second power supply terminal (vdd2) is the same as that of the first power supply terminal (Vdd2).
The voltage shall be higher than the voltage of (l). When applying signal X from chip A to the outside with the voltage of the second power supply terminal (v d d 2 ), connect chip B, which is an IC dedicated to level shifting, as shown in the figure, and apply signal X to the first power terminal (v
ddl) to the voltage at the second power supply terminal (vdd2). Further, in order to convert the signal X2 of the first power terminal means (vddl) to the voltage of the third power terminal means (vdd3), the voltage of the first power terminal means (vddl) must be converted to the voltage of the third power terminal means A chip C, which is a dedicated level shift IC that converts the voltage to a voltage of (vdd3), is connected as shown in the figure, and the signal x2 is transferred from the voltage of the first power terminal (vddl) to the voltage of the third power terminal means (vdd3). It was converted into voltage. [The invention tries to solve the iI! ! ! I) However, the problems with the conventional circuit configuration are (1) the first power supply terminal (v
ddl) to the voltage at the second power supply terminal (vdd2) is required separately, which increases cost. (2) A separate IC (chip C level shift circuit) for converting the voltage of the first power terminal (vddl) to the voltage of the third power terminal (vdd3) is required, which increases the cost. (3) When the number of I/Os is large, ICs (chip B level shift circuit and chip C
The number of level shift circuits (level shift circuits) increases and the printed circuit board must also be made larger, which further increases costs. (3) Since the signal passes through the IC (chip B level shift circuit and chip C) for converting the voltage, the speed becomes extremely slow. (approximately 800 ns), there were major problems in terms of performance and price. The present invention is intended to solve these problems, and its purpose is to provide a low-cost, high-speed, high-performance semiconductor arithmetic device that has a built-in level shift circuit for converting voltage. It's about doing. [Means for Solving the Problems] In a semiconductor device that incorporates three power supply systems and switches logic only by wiring layers, (a) first power supply terminal means. (b) second power terminal means; (c) third power terminal means; (d) first inverter means using the first power terminal means as a power source; (e) connected to the first inverter means; (f) a first P whose source terminal is the second power supply terminal;
(g) a second Pch transistor whose source terminal is the drain terminal of the first Pch transistor, and whose gate terminal is connected to the first input terminal; (h) whose first input terminal is the gate; terminal, the source terminal is grounded, and the drain terminal is connected to the second Pch.
A third Nch transistor is connected to the train terminal 1 of the transistor, (i) the second power supply terminal is the source terminal, and the drain terminal of the second Pch t-run lister is connected to the gate terminal. Pch transistor, (j) a fifth Pch transistor whose source terminal is the train terminal of the fourth Pch transistor, and whose gate terminal is connected to the output of the first inverter means; (k) the fifth Pch transistor; The drain terminal of the run disk is connected to the drain terminal, the output of the first inverter means is connected to the gate terminal, and the source terminal is grounded. (1) The drain terminal of the run disk is connected to the gate terminal of the fourth Pch transistor; (m) second inverter means that uses the drain terminal of the fifth Pch transistor as an input and a second power supply terminal as a power source; (n) the above ( d) a first level shift means having the circuit configurations from (d) to (m); (o) a third power terminal in place of the second power terminal means among the circuit configurations from (d) to (m); a second level shifting means connected to the means; (p) The semiconductor device is characterized in that at least one of the first level shift means and the second level shift means are provided in an I/O cell portion in a peripheral portion of the semiconductor device. [Function] The features of the above configuration of the present invention will be explained below with reference to FIGS. 1 and 2. In FIG. 1, the first power terminal (v
ddl) (2) and the second power terminal (vdd2) (1) are connected to the chip, and the ground terminal (3) is also connected. A third power terminal means (vdd3) (28) is also connected to the chip. Here, the second power terminal means (vdd2) and the third power terminal means (vdd3) are separated from each other as shown in the figure. In order to convert the signal from the first power supply terminal means (vddl) to the voltage of the second power supply terminal means (vdd2), the level shift means shown in FIG. The output of the level shift means is connected to the next stage inverter (the first PCh transistor 9, the Insert into the input of the first Nch transistor, /O). The output of the inverter means is sent directly to the pad. This eliminates the need to attach an external IC to convert the voltage of the first power supply terminal (vddl) to the voltage of the second power supply terminal (vdd2), and also eliminates the need to attach an external IC (chip C level) to convert the voltage. Since the signal can be converted only within the semiconductor device without passing the signal through the shift circuit (shift circuit), the delay time is only about 20 ns compared to about 800 ns in the conventional method, making it possible to achieve extremely high speeds. . Also, in order to convert the signal from the first power terminal means (vddl) to the voltage of the third power terminal means (vdd3), the level shift means (12) is similarly placed at position 29 of the I/O cell. . This allows the first power supply terminal (vdd
It is no longer necessary to attach an external IC to convert the voltage of 1) to the voltage of the third power supply terminal Senju [31 (vdd3), and there is also an IC (chip C level shift circuit) to convert the pre-distribution voltage. Since the signal can be converted only within the semiconductor device without the signal passing through, it is approximately 800n
Since only a delay of about 20 ns is required for s, it has the characteristic that extremely high speeds are possible. [Embodiment 1] FIG. 1 is a layout diagram of a semiconductor device according to an embodiment of the present invention. Further, FIG. 2 shows a circuit diagram of the level shift means of FIG. 1. Further, FIG. 4 is a timing chart diagram for explaining the operation of the level shift means of FIG. 2 in an easy-to-understand manner. A detailed explanation will be given according to FIGS. 1, 2, and 4. In FIG. 1, the second power supply terminal (vdd2) runs around the outermost periphery of the chip, and the first power supply terminal (vddl) runs around the inside thereof. And the ground terminal (VSS) goes further inside. The first power terminal (vddl) is supplied from PAD (2) and is connected to the logic inside the chip, and the second power terminal (vdd2) is also supplied from PAD (1). The ground terminal (VSS) is connected to PAD (3),
Connected to the chip's internal logic. Further, the third power supply terminal means (vdd3) is connected to the pad 28, and is connected to the I/O terminal having the level shift means.
Supplies voltage to the cell. I/O cells (23) are lined up around the periphery of the chip. Also, since I/O cells (22) cannot be placed in some corners (4, 5, 6, 7) of the chip, the first power terminal (vddl), which is usually a power supply line, and the second power supply terminal Terminal (v
dd2) and the ground terminal (VSS). Next, in order to explain the contents of the present invention in an easy-to-understand manner, the circuit diagram of the level shift means shown in FIG. 2 will be explained in accordance with the timing chart shown in FIG. 4. Here, we will deal with the case of converting the voltage of the first power terminal means to the voltage of the second power terminal means, but this is the case where the voltage of the first power terminal means is converted to the voltage of the third power terminal means (vdd3). When converting, the same mechanism is used. In the circuit diagram of the level shift means in FIG. 2, there is a first power terminal means (vddl) and a second power terminal means,
A first inverter whose power source is the first power terminal means (v-ddl) and whose input is the first input terminal (IA)
(Pcht-run lister 13, Nch transistor 14
), a first Pch transistor (15) whose source terminal is the second power supply terminal (vdd2), and the first Pch transistor (15);
a second Pch transistor (16) whose drain terminal is the source terminal and whose gate terminal is connected to the negative input terminal (IA), whose first input terminal is connected to the gate terminal; , the source terminal is grounded, and the drain terminal is connected to the second PCh transistor (
A third NCh transistor (17) is connected to the train terminal of the second Pch transistor (16), the second power supply terminal is the source terminal, and the drain terminal of the second Pch transistor (16) is connected to the gate terminal. a fourth Pch transistor (18), a fifth Pch transistor (19) whose source terminal is the train terminal of the fourth Pch transistor (18), and whose gate terminal is connected to the output of the first inverter means; Fifth Pch transistor (19
) is connected to the drain terminal, and the output of the first inverter means is connected to the gate terminal. the sixth Nch transistor (20) whose source terminal is grounded; the fourth Pch transistor (20) whose train terminal is connected to the gate terminal of the second PCh transistor (16);
ch transistor (1B). A second inverter means (Pch transistor 21.Nc
ht-ranjisk 22). Although the circuit diagram of the level shift means in FIG. 2 is shown as an example of the structure of the level shift means in FIG. 1, the structure of the level shift means is not limited to this embodiment. This example is just one example. Next, the explanation will be continued according to the timing chart shown in FIG. In Figure 4, IA is the first power supply terminal (
This is a signal for the power supply system (vddl). In the case where this signal is converted into a power supply system signal of the second power supply terminal (vdd2) using a level shift means, let us consider a case where IA changes from H to H. The first power supply terminal from the IA
vddi) when it changes to H, which is the power supply system, the sixth Nch
Since the transistor (20) is turned on, the signal e falls from H to L in the power system of the second power terminal means, thereby causing the output X to become H in the voltage system of the second power terminal means. Along with this, the first Pch transistor (15) also becomes O
The second Pch transistor (16) becomes O.
Since the third Nchl-run lister (17) is turned off, the signal f becomes H in the voltage system of the second power supply terminal means, turning off the fourth Pch transistor (18). In this way, the voltage system signal of the first power supply terminal means (vddl) is converted into the voltage system signal of the second power supply terminal means. The time required for this conversion is approximately 20 ns, but if this conversion is performed using a separate IC, the time required to drive the output part and the load capacitance outside the chip, and the time required to drive the level shift means IC. A total of about 800 nS is required for the input section, the time required for conversion, and the time required for output, and placing the level shift means in the semiconductor has a great effect in terms of performance. Furthermore, since the level shift means is used in the I/O cell portion, conversion can be made faster by placing it in the I/O cell located in the peripheral area of the semiconductor device. Effects of the Invention As described above, according to the above configuration of the present invention, ``the first power terminal (vddl) (2) and the second power terminal (vddl)
d2) Connect (1) to the chip and also connect the ground terminal (3). A third power terminal means (vdd3) is also connected, from which voltage is supplied to the I/O cell with the level shift means, so that the level shift means shown in FIG. The next-stage inverter (first Pch) is arranged as shown in the I/O cell (23) row around the block, and the output of the level shift means is connected to the second power supply terminal (vdd2) as a power source. Runrasta 9. It is connected to the input of the first Nch transistor, /O). Further, a third power terminal means (v
dd3) is arranged in the I/O cell (29) row at the chip periphery in FIG. 1 as shown in the figure, and the output of the level shift means is connected to the third power supply terminal means. The next stage inverter (first P
Ch transistor9. First Nch transistor, /O
). By directly outputting the output of the inverter means to the pad, there is no need to attach an external IC for converting the voltage of the first power terminal (vddl) to the voltage of the second power terminal (vdd2), and the voltage Since the signal can be converted only within the semiconductor device without passing through the external IC for converting the
Since only a delay of about 20 ns is required for s, extremely high speed processing is possible. The same thing can also be said when converting the voltage of the first power terminal means to the voltage of the third power terminal means (vdd3). Moreover, it has the advantage of being able to reduce costs by eliminating the need for a separate chip, and its effects are tremendous.
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。
第２図は本発明の一実施例のなかに使われているレベル
シフト手段の回路図。
第３図は従来の回路図の一例を示す図。
第４図は第２図の動作を示したタイミングチャート図。
・第二の電源端子（ｖｄｄ２）の
ＡＤ
・第一の電源端子（ｖｄｄｌ）の
ＡＤ
３・・・接地端子（ｖｓｓ）のＰＡＤ
４．５．６．７
半導体装置のコーナ一部
８・・・レベルシフト手ａ
９・・・Ｐｃｈトランジスタ
／Ｏ・・・Ｎｃｈトランジスタ
ｌ ・
２ ・
１１ ・
ｌ ２ ・
ｌ ３．
１４゜
１５ ・
１６ ・
ｌ ７ ・
１８ ・
ｌ ９ ・
２０ ・
２３ ・
２５ ・
２６ ・
２７ ・
２８ ・
２９ ・
・・出力パッド
・・ロジック部
・Ｐ型ＭＯＳトランジスタ
・・Ｎ型ＭＯ３トランジスタ
・・第一のＰｃｈトランジスタ
・・第二のＰｃｈトランジスタ（１６）・・第三のＮｃ
ｈトランジスタ（１７）・・第四のＰｃｈトランジスタ
（１８）・・第五のＰｃｈトランジスタ（１９）・・第
六のＮＣｈトランジスタ（２０）・・Ｉ／Ｏセル部
・・チップＡ
・・チップＢ
・・チップＣ
・・第三の電源端子手段（ｖｄｄ３）
・・第三の電源端子手段（ｖｄｄ３）系のレベルシフト
手段を持つＩ／Ｏセ
ル
鉱１侃FIG. 1 is a layout diagram of a semiconductor device showing an embodiment of the present invention. FIG. 2 is a circuit diagram of level shift means used in one embodiment of the present invention. FIG. 3 is a diagram showing an example of a conventional circuit diagram. FIG. 4 is a timing chart showing the operation of FIG. 2. - AD of the second power supply terminal (vdd2) - AD of the first power supply terminal (vddl) 3...PAD of the ground terminal (vss) 4.5.6.7 Corner part of the semiconductor device 8... Level shifter a9...Pch transistor/O...Nch transistor l・2・11・l2・l3. 14゜15 ・ 16 ・ l 7 ・ 18 ・ l 9 ・ 20 ・ 23 ・ 25 ・ 26 ・ 27 ・ 28 ・ 29 ・ ... Output pad ... Logic section - P-type MOS transistor ... N-type MO3 transistor ... No. First Pch transistor...Second Pch transistor (16)...Third Nc
h transistor (17)...Fourth Pch transistor (18)...Fifth Pch transistor (19)...Sixth NCh transistor (20)...I/O cell section...Chip A...Chip B ...Chip C ...Third power supply terminal means (vdd3) ...Third power supply terminal means (vdd3) system level shift means 1 I/O cell block 1
Claims (1)
タ手段、 （ｅ）前記第一のインバータ手段とつながっている第一
の入力端子、 （ｆ）第二の電源端子をソース端子としている第一のＰ
ｃｈトランジスタ、 （ｇ）前記第一のＰｃｈトランジスタのドレイン端子を
ソース端子とし、ゲート端子が前記第一の入力端子に接
続されている第二のＰｃｈトランジスタ、 （ｈ）第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のＰｃｈ
トランジスタのドレイン端子に接続されている第三のＮ
ｃｈトランジスタ、 （ｉ）第二の電源端子をソース端子とし、第二のＰｃｈ
トランジスタのドレイン端子がゲート端子に接続されて
いる第四のＰｃｈトランジスタ、 （ｊ）前記第四のＰｃｈトランジスタのドレイン端子を
ソース端子とし、ゲート端子が第一のインバータ手段の
出力に接続されている第五のＰｃｈトランジスタ、 （ｋ）前記第五のＰｃｈトランジスタのドレイン端子が
ドレイン端子につながり、前記第一のインバータ手段の
出力がゲート端子につながり、ソース端子が接地されて
いる第六のＮｃｈトランジスタ、 （ｌ）前記第二のＰｃｈトランジスタのドレイン端子が
ゲート端子につながっている前記第四のＰｃｈトランジ
スタ、 （ｍ）前記第五のＰｃｈトランジスタのドレイン端子を
入力とし、第二の電源端子を電源とする第二のインバー
タ手段、 （ｎ）前記（ｄ）から（ｍ）までの回路構成を持つ第一
のレベルシフト手段、 （ｏ）前記（ｄ）から（ｍ）までの回路構成のうち第二
の電源端子手段のかわりに第三の電源端子手段を接続し
た第二のレベルシフト手段、 （ｐ）前記第一のレベルシフト手段および第二のレベル
シフト手段が前記半導体装置において周辺部のＩ／Ｏセ
ル部に少なくとも一つづつあることを特徴とする半導体
装置。[Claims] In a semiconductor device incorporating three power supply systems, (a) a first power supply terminal means, (b) a second power supply terminal means, and (c) a third power supply terminal means. (d) a first inverter means using the first power terminal means as a power source; (e) a first input terminal connected to the first inverter means; (f) a second power terminal as a source terminal. The first P that
ch transistor, (g) a second Pch transistor whose source terminal is the drain terminal of the first Pch transistor, and whose gate terminal is connected to the first input terminal; (h) whose first input terminal is the gate; terminal, the source terminal is grounded, and the drain terminal is connected to the second Pch.
A third N connected to the drain terminal of the transistor
ch transistor, (i) the second power supply terminal is the source terminal, and the second Pch
a fourth Pch transistor, the drain terminal of which is connected to the gate terminal; (j) the drain terminal of the fourth Pch transistor is connected to the source terminal, and the gate terminal is connected to the output of the first inverter means; a fifth Pch transistor; (k) a sixth Nch transistor in which the drain terminal of the fifth Pch transistor is connected to the drain terminal, the output of the first inverter means is connected to the gate terminal, and the source terminal is grounded; (l) the fourth Pch transistor, in which the drain terminal of the second Pch transistor is connected to the gate terminal; (m) the drain terminal of the fifth Pch transistor is used as an input, and the second power supply terminal is connected to the power supply terminal; (n) the first level shift means having the circuit configurations from (d) to (m) above; (o) the first level shift means having the circuit configurations from (d) to (m) above; (p) the first level shifting means and the second level shifting means are connected to an I of a peripheral portion of the semiconductor device; A semiconductor device characterized in that there is at least one cell in each O cell section.
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| JP2002083872A (en) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | Semiconductor integrated circuit |
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-
1990
- 1990-06-20 JP JP16172190A patent/JP3233627B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343648A (en) * | 1992-06-11 | 1993-12-24 | Mitsubishi Electric Corp | Master slice system semiconductor integrated circuit device |
| JP2002083872A (en) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | Semiconductor integrated circuit |
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| US8634170B2 (en) | 2000-06-22 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor integrated circuit |
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