JPH0450U - - Google Patents

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JPH0450U
JPH0450U JP3841690U JP3841690U JPH0450U JP H0450 U JPH0450 U JP H0450U JP 3841690 U JP3841690 U JP 3841690U JP 3841690 U JP3841690 U JP 3841690U JP H0450 U JPH0450 U JP H0450U
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JP
Japan
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register
interrupt
registers
processing
interrupt level
Prior art date
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JP3841690U
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例による演算装置の
ブロツク図、第２図は第１図のブロツク図内の詳
細図、第３図はこの考案の他の実施例を示す図、
第４図は従来の演算装置のブロツク図、第５図は
従来の演算装置の割込み処理のフローチヤート図
ある。 １はアドレスバス出力回路、２はレジスタアレ
イ、３は割込み制御部、４は制御バス制御回路、
５はデータバス入出力回路、６はＡＬＵ、７は命
令デコーダ、８は入出力制御部、９はデータ入出
力制御部、１０は命令レジスタ、１１はレジスタ
選択回路、１２はレジスタ群アレイ、１３はレジ
スタ制御部、１４はデコーダ、１５はレジスタア
レイ、１６はＤ−ＦＦ、１７はゲート。なお、図
中、同一符号は同一、または相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数の割り込みに対して所定の処理を行なう機
    能を備えた演算処理において、各割り込みレベル
    に対応させて設けられた複数の割り込み処理用レ
    ジスタと、このレジスタのうち、割り込み処理実
    行毎に各割り込みレベルに対応するレジスタに切
    り替える切換手段とを備えてなる演算装置。
JP3841690U 1990-04-10 1990-04-10 Pending JPH0450U (ja)

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Application Number Priority Date Filing Date Title
JP3841690U JPH0450U (ja) 1990-04-10 1990-04-10

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3841690U JPH0450U (ja) 1990-04-10 1990-04-10

Publications (1)

Publication Number Publication Date
JPH0450U true JPH0450U (ja) 1992-01-06

Family

ID=31546404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3841690U Pending JPH0450U (ja) 1990-04-10 1990-04-10

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