JPH0450928U - - Google Patents
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- Publication number
- JPH0450928U JPH0450928U JP9202090U JP9202090U JPH0450928U JP H0450928 U JPH0450928 U JP H0450928U JP 9202090 U JP9202090 U JP 9202090U JP 9202090 U JP9202090 U JP 9202090U JP H0450928 U JPH0450928 U JP H0450928U
- Authority
- JP
- Japan
- Prior art keywords
- flop
- type flip
- clock
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003708 edge detection Methods 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims 4
- 238000001514 detection method Methods 0.000 claims 1
- 230000010363 phase shift Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Manipulation Of Pulses (AREA)
Description
第１図は本考案の一実施例の構成図、第２図は
第１図の回路の動作説明図、第３図は本考案の他
の実施例の構成図、第４図は第３図の回路の動作
説明図、第５図は従来におけるエツジ検出回路の
構成例を示した図、第６図は第５図の回路の動作
説明図である。 ５……Ｔタイプ・フリツプ・フロツプ、６，９
……第１のＤタイプ・フリツプ・フロツプ、７，
１０……第２のＤタイプ・フリツプ・フロツプ、
８，１１……排他的論理和ゲート。
第１図の回路の動作説明図、第３図は本考案の他
の実施例の構成図、第４図は第３図の回路の動作
説明図、第５図は従来におけるエツジ検出回路の
構成例を示した図、第６図は第５図の回路の動作
説明図である。 ５……Ｔタイプ・フリツプ・フロツプ、６，９
……第１のＤタイプ・フリツプ・フロツプ、７，
１０……第２のＤタイプ・フリツプ・フロツプ、
８，１１……排他的論理和ゲート。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 入力パルス信号の立ち上がりまたは立ち下
がりのエツジをクロツクのタイミングで検出する
エツジ検出回路において、 入力パルス信号を受け、この入力パルス信号の
立ち上がりまたは立ち下がりでＱ端子出力のレベ
ルが変化するＴタイプ・フリツプ・フロツプと、 Ｄ端子には前記Ｔタイプ・フリツプ・フロツプ
のＱ端子出力が、クロツク端子には前記クロツク
がそれぞれ与えられた第１のＤタイプ・フリツプ
・フロツプと、 Ｄ端子には前記第１のＤタイプ・フリツプ・フ
ロツプのＱ端子出力が、クロツク端子には前記ク
ロツクがそれぞれ与えられた第２のＤタイプ・フ
リツプ・フロツプと、 前記第１のＤタイプ・フリツプ・フロツプのＱ
端子出力と第２のＤタイプ・フリツプ・フロツプ
のＱ端子出力の排他的論理和をとつてエツジ検出
信号を出力する排他的論理和ゲート、 を具備し、入力パルス信号の立ち上がりまたは立
ち下がりを前記Ｔタイプ・フリツプ・フロツプに
より検出し、前記第１のＤタイプ・フリツプ・フ
ロツプがＴタイプ・フリツプ・フロツプの出力の
変化を記憶するタイミングと第２のＤタイプ・フ
リツプ・フロツプがＴタイプ・フリツプ・フロツ
プの出力を立ち上がりを記憶するタイミングのず
れを前記排他的論理和ゲートで検出して入力パル
ス信号のエツジを検出することを特徴とするエツ
ジ検出回路。 (2) 入力パルス信号の立ち上がりまたは立ち下
がりのエツジをクロツクのタイミングで検出する
エツジ検出回路において、 入力パルス信号を受け、この入力パルス信号の
立ち上がりまたは立ち下がりでＱ端子出力のレベ
ルが変化するＴタイプ・フリツプ・フロツプと、 Ｄ端子には前記Ｔタイプ・フリツプ・フロツプ
のＱ端子出力が、クロツク端子には第１のクロツ
クがそれぞれ与えられた第１のＤタイプ・フリツ
プ・フロツプと、 Ｄ端子には前記第１のＤタイプ・フリツプ・フ
ロツプのＱ端子出力が、クロツク端子には前記第
１のクロツクと同周期で位相が1/2周期ずれた第
２のクロツクがそれぞれ与えられた第２のＤタイ
プ・フリツプ・フロツプと、 前記第１のＤタイプ・フリツプ・フロツプのＱ
端子出力と第２のＤタイプ・フリツプ・フロツプ
のＱ端子出力の排他的論理和をとつてエツジ検出
信号を出力する排他的論理和ゲート、 を具備し、前記第１のＤタイプ・フリツプ・フロ
ツプがＴタイプ・フリツプ・フロツプのＱ端子出
力の変化を記憶するタイミングと第２のＤタイプ
・フリツプ・フロツプがＴタイプ・フリツプ・フ
ロツプのＱ端子出力の変化を記憶するタイミング
のずれを前記排他的論理和ゲートで検出して入力
パルス信号のエツジを検出することを特徴とする
エツジ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9202090U JPH0450928U (ja) | 1990-08-31 | 1990-08-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9202090U JPH0450928U (ja) | 1990-08-31 | 1990-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0450928U true JPH0450928U (ja) | 1992-04-28 |
Family
ID=31828162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9202090U Pending JPH0450928U (ja) | 1990-08-31 | 1990-08-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0450928U (ja) |
-
1990
- 1990-08-31 JP JP9202090U patent/JPH0450928U/ja active Pending